使用ECC电路系统掩盖针对操作模式的写入操作的设备及方法

摘要

本申请案涉及使用ECC电路系统掩盖针对操作模式的写入操作的设备及方法。一种示范性半导体装置包含输入/输出I/O电路，其经配置以组合对应于经由数据端子接收的写入命令的数据与从存储器单元阵列检索的经校正读取数据的第一子集以提供写入数据。所述示范性半导体装置进一步包含写入驱动器电路，其经配置以掩盖对应于所述读取数据的所述第一子集的位的所述写入数据的第一位的写入操作且对对应于经由所述数据端子接收的所述数据的所述写入数据的第二位执行写入操作。

说明书

技术领域

本申请案涉及半导体存储器，特定来说，涉及使用ECC电路系统掩盖针对操作模式的写入操作的设备及方法。

背景技术

高数据可靠性、高速存储器存取、低电力及减小芯片大小是半导体存储器所要求的特征。在一些应用中，半导体存储器装置可经设计以在一种以上模式下操作以适应不同应用，例如不同数据总线宽度。然而，引入可配置性可能会增加设计的复杂性、功耗或等待时间。举例来说，在半导体存储器装置内针对第一总线宽度执行写入操作可不同于在半导体存储器装置内针对第二总线宽度执行写入操作。最好减轻由实施可配置性选项导致的复杂性增加的某些影响。

发明内容

根据本申请案的一方面，提供一种设备。所述设备包括：输入/输出(I/O)电路，其经配置以组合对应于经由数据端子接收的写入命令的数据与从存储器单元阵列检索的经校正读取数据的第一子集以提供写入数据；及写入驱动器电路，其经配置以掩盖对应于所述读取数据的所述第一子集的位的所述写入数据的第一位的写入操作且对对应于经由所述数据端子接收的所述数据的所述写入数据的第二位执行写入操作。

根据本申请案的另一方面，提供一种存储器。所述存储器包括：一对主输入/输出(I/O)线，其耦合到存储器单元阵列；上拉电路，其经配置以将第一电压提供到所述对主I/O线中的选定第一者；下拉电路，其经配置以将第二电压提供到所述对主I/O线中的选定第二者；及写入驱动器电路，其经配置以接收从所述存储器单元阵列检索的经校正读取数据的位及写入数据的位，其中所述写入驱动器电路经配置以响应于经校正读取数据的所述位匹配写入数据的所述位而停用所述上拉及下拉电路，其中所述写入驱动器电路经配置以响应于经校正读取数据的所述位不同于写入数据的所述位而启用所述上拉电路以将所述第一电压提供到所述对主I/O线中的所述选定第一者且启用所述下拉电路以将所述第二电压提供到所述对主I/O线中的所述选定第二者。

根据本申请案的又一方面，提供一种方法。所述方法包括：接收对应于经由半导体装置的数据端子接收的写入命令的数据；组合对应于所述写入命令的所述数据与从所述半导体装置的存储器单元阵列检索的经校正读取数据的第一子集以提供写入数据；经由写入驱动器电路掩盖对应于所述读取数据的所述第一子集的位的所述写入数据的第一位的写入操作；及对对应于经由所述数据端子接收的所述数据的所述写入数据的第二位执行写入操作。

附图说明

图1是根据本发明的实施例的半导体装置的框图。

图2是根据本发明的实施例的半导体装置的一部分的示意性框图。

图3是根据本发明的实施例的主输入/输出写入驱动器电路的示意性框图。

图4是根据本发明的实施例的经配置以控制互补主IO信号线上的电压的主输入/输出写入驱动器的一部分的示意性框图。

图5提供根据本发明的实施例的第二模式初始读取操作的示范性流程图。

图6是根据本发明的实施例的用于将信号驱动到主输入/输出写入驱动器电路的第二模式写入操作的示范性流程图。

图7A提供根据本发明的实施例的示范性ECC位数据电路系统。

图7B提供根据本发明的实施例的示范性ECC控制平面数据电路系统。

图7C提供根据本发明的实施例的用以比较一个ERRB位与ERRCP位的示范性错误定位电路系统。

图8提供根据本发明的实施例的示范性控制电路。

具体实施方式

下文阐述某些细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员要清楚，可在没有这些特定细节的情况下实践本发明的实施例。此外，本文描述的本发明的特定实施例仅供例示且不应用以将本发明的范围限于这些特定实施例。在其它例子中，未详细展示众所周知的电路、控制信号、时序协议及软件操作以免不必要地使本发明不清楚。

本发明中描述的一些材料包含用于在某些操作模式下的写入操作期间通过掩盖一些写入操作来减少电流汲取的电路系统及技术。半导体装置能够在具有不同数据总线宽度的系统实施方案中操作。举例来说，半导体装置可经配置以操作多个输入/输出(I/O)总线配置(例如数据总线宽度模式)(例如x4模式(例如，数据总线是4位宽)、x8模式(例如，数据总线是8位宽)等)中的选定一者。在读取或写入操作期间，可在固定突发长度(例如8、16、32等位突发长度)上发送或接收数据位。因此，在x4模式下时接收的写入位的数目可不同于在x8模式下操作时接收的写入位的数目。举例来说，如果突发长度是16位，那么将在x4模式下接收64位且将在x8模式下接收128位。

为降低产生错误检测码以指示从存储器单元阵列的地址读取的数据是否匹配先前写入存储器单元阵列的地址的数据的复杂性，内部读取/写入电路系统可经配置以基于独立于选定I/O总线配置的固定数目个位而产生错误检测码。因此，错误校正码(ECC)电路系统可产生针对写入存储器的固定数目个数据位的ECC，然后将其与写入数据一起存储在存储器单元阵列中。在一些实例中，当针对指向特定地址的写入操作经由I/O总线接收的写入数据位的数目少于产生ECC所需的数目时，半导体装置可首先执行读取操作以从特定地址检索读取数据，且组合读取数据的第一子集(例如旧数据)与经由I/O总线接收的用于写入操作的写入数据(例如新数据)以形成写入阵列的一组写入数据位。举例来说，写入数据位组的位位置K(例如，其中K等于127、63等)到M+1(例如，其中M等于63、31等)中的位可包含从经由I/O总线接收的写入数据，且位位置M到0中的位可包含读取数据的第一子集。作为另一实例，写入数据位组的位位置K到M+1中的位可包含读取数据的第一子集，且位位置M到0中的位可包含从经由I/O总线接收的写入数据。ECC电路系统可产生针对写入阵列的写入数据位的ECC码。在此情形下，读取数据的子集可与经由I/O总线接收的写入数据及新ECC码一起写回存储器。

在读取及写入操作期间，启用列选择(CS)信号线且将至少一对数据线(例如主I/O(MIO)或全局I/O(GIO))驱动到互补逻辑电压极性。通常，CS信号线保持启用，直到完成读取及/或写入操作为止。另外，针对读取操作的数据信号线对之间的电压差小于针对写入操作的。因此，在写入操作期间对数据信号线对充电比在读取操作期间对信号线充电使用更多电流。另外，当写入或读取操作完成时，均衡数据信号线对以准备后续读取或写入操作。因此，因为写入操作的电压差较高，所以用以均衡数据信号线对的电流消耗大于用于后读取操作均衡的均衡电流消耗。

因此，为在此情形下节省电力，控制电路系统可响应于指示ECC电路未发现错误而停用或切断对应于写回存储器单元阵列的旧数据的控制平面的子集的选定CS信号线。另外，写入驱动器电路系统可掩盖针对写入数据的未改变旧数据的写入操作以避免将数据信号线对驱动到写入电压极性。最后，在写入操作期间，可掩盖针对新数据的个别位的写入操作，其匹配由新数据盖写的读取数据的第二子集的对应位。通过在没有发现错误的情况下切断CS信号线且针对至少一些写入数据位掩盖写入操作，可减少驱动CS信号线及驱动所述对数据信号线以及在均衡期间的电流消耗。

图1是根据本发明的实施例的半导体装置100的示意性框图。举例来说，半导体装置100可包含芯片135及ZQ电阻器(RZQ)155。芯片135可包含时钟输入电路105、内部时钟产生器107、时序产生器109、地址命令输入电路115、地址解码器120、命令解码器125、控制电路126、多个行解码器130、包含感测放大器150及转移门195的存储器单元阵列145、多个列解码器140、多个读取/写入放大器165、输入/输出(I/O)电路170、ZQ电阻器(RZQ)155、ZQ校准电路175及电压产生器190。半导体装置100可包含多个外部端子，其包含耦合到命令/地址总线110的地址及命令端子、时钟端子CK及/CK、数据端子DQ、DQS及DM、电力供应端子VDD、VSS、VDDQ及VSSQ及校准端子ZQ。芯片135可安装在衬底160(例如存储器模块衬底、母板或类似者)上。

存储器单元阵列145包含多个存储体BANK0到N，每一存储体BANK0到N包含多个字线WL、多个位线BL及布置在多个字线WL与多个位线BL的交叉点处的多个存储器单元MC。存储体BANK0到N的数目可包含2、4、8、16或任何其它数目个存储体。针对每一存储体选择字线WL由对应行解码器130执行，且选择位线BL由对应列解码器140执行。多个感测放大器150针对其对应位线BL定位且经由用作开关的转移门TG 195耦合到至少一个相应局部I/O线，局部I/O线进一步耦合到至少两个主I/O线对中的相应一者。

地址/命令输入电路115可经由命令/地址总线110在命令/地址端子处从外部接收地址信号及存储体地址信号且将地址信号及存储体地址信号传输到地址解码器120。地址解码器120可解码从地址/命令输入电路115接收的地址信号且将行地址信号XADD提供到行解码器130及将列地址信号YADD提供到列解码器140。地址解码器120还可接收存储体地址信号且将存储体地址信号BADD提供到行解码器130及列解码器140。

地址/命令输入电路115可经由命令/地址总线110在命令/地址端子处从外部(例如(举例来说)存储器控制器105)接收命令信号且将命令信号提供到命令解码器125。命令解码器125可解码命令信号且提供产生各种内部命令信号。举例来说，内部命令信号可包含用以选择字线的行命令信号、用以选择位线的例如读取命令或写入命令的列命令信号、可致使模式寄存器设置存储在控制电路126处的模式寄存器设置命令MRS及可激活ZQ校准电路175的ZQ校准命令ZQ_com。

因此，当发出读取命令且对读取命令及时供应行地址及列地址时，从由行地址及列地址指定的存储器单元阵列145中的存储器单元读取读取数据。读取/写入放大器165可接收读取数据DQ且将读取数据DQ提供到IO电路170。IO电路170可经由数据端子DQ将读取数据DQ提供到外部，且在DQS处将数据选通信号提供到外部及/或在DM处将数据掩盖信号提供到外部。类似地，当发出写入命令且对写入命令及时供应行地址及列地址时，输入/输出电路170可在数据端子DQ处接收写入数据且在DQS处接收数据选通信号及在DM处接收数据掩盖信号且经由读取/写入放大器165将写入数据提供到存储器单元阵列145。因此，可将写入数据写入由行地址及列地址指定的存储器单元中。

在读取及写入两种操作期间，列解码器140可驱动列选择CS信号且主IO写入驱动器电路167可基于行及列地址将相应一对主IO线各自驱动到互补逻辑电压极性。针对读取操作的由主IO写入驱动器电路167驱动的相应对信号线之间的电压差可小于针对写入操作的。因此，在写入操作期间，用以驱动相应对主I/O线且均衡相应对主I/O线以准备后续读取或写入操作的电流消耗可大于用于读取操作的驱动及均衡电流消耗。

在一些实例中，半导体装置100可经配置以在多个数据端子DQ总线配置(例如数据总线宽度模式)(例如x4模式(例如，数据总线是4位宽)、x8模式(例如，数据总线是8位宽)等)中的选定一者中操作IO电路170。在一些实例中，在读取或写入操作期间，在固定突发长度(例如8、16、32等位突发长度)上经由数据端子DQ发送或接收数据位。因此，在x4模式下时接收的写入位的数目可不同于在x8模式下操作时接收的写入位的数目。举例来说，如果突发长度是16位，那么将在x4模式下接收64位且将在x8模式下接收128位。

为降低与产生针对写入存储器单元阵列145的数据产生的错误校正及检测码相关联的复杂性，列解码器140、行解码器130、读取/写入放大器165及/或主IO写入驱动器电路167可经配置以独立于选定数据端子DQ总线配置而从存储器单元阵列145读取固定数目个位及将固定数目个位写入存储器单元阵列145。读取及写入固定数目个位可简化经配置以检测及校正从存储器单元阵列145读取的数据中的错误的ECC控制电路166的操作。举例来说，ECC控制电路166可产生针对写入存储器单元阵列145的固定数目个数据位的ECC。ECC与写入数据位一起写入存储器单元阵列145。在一些实例中，当经由数据端子DQ接收的写入数据的位少于将数据写入存储器单元阵列145所需的位时，半导体装置100可首先经由读取/写入放大器165执行读取操作以从与写入操作相关联的行及列地址检索读取数据。ECC控制电路166可检查读取数据的错误以提供经校正读取数据。读取/写入放大器165或IO电路170可组合经校正读取数据的第一子集(例如旧数据)与经由数据端子DQ接收的用于写入操作的写入数据(例如新数据)以形成写入存储器单元阵列145的一组写入数据。ECC控制电路166可产生针对写入存储器单元阵列145的写入数据位的ECC码。因此，在此情形下，可将旧数据写回存储器。

然而，在一些实例中，为减小电流，可在写回存储器的读取数据的一部分中未检测到错误且可(例如)针对未经校正旧数据或匹配旧数据的新数据掩盖一些写入操作时切断一些CS信号。控制电路126可提供CS切断信号CSOFF以致使列解码器140切断对应CS信号且基于从命令解码器125接收的控制信号CTRL(例如X4信号、列地址信号CA<10>、时序信号等)、从ECC CC 166接收的校正信号CORRECT及来自IO电路170的DM信号来将数据写入数据掩盖及写入启用信号DWDM/WREN提供到读取/写入放大器165。当在x4模式下时，控制电路126可经配置以基于CTRL信号(例如列地址位的值，例如CA<10>)来设置DWDM信号。否则，可基于DM信号来设置DWDM信号。控制电路126可经配置以响应于指示控制平面(其中写回来自先前读取操作的数据(例如基于DWDM信号确定的控制平面))中无错误的CORRECT信号而启用CSOFF信号。可基于来自CTRL信号的时序信号来确定用于启用CSOFF信号的时序。可通过设置CSOFF信号致使列解码器140切断对应CS信号线来减少电流消耗。控制电路126可进一步经配置以根据来自CTRL信号的时序信号来启用WREN信号。

响应于WREN信号且基于DWDM信号，主IO写入驱动器电路167可掩盖针对未经校正的旧数据的写入操作以避免将主I/O信号线对驱动到写入电压极性。另外，主IO写入驱动器电路167可比较新数据的个别位与读取数据的第二子集的对应位且掩盖针对匹配读取数据的第二子集的对应位的新数据位的位的写入操作以避免将主IO信号线对驱动到写入电压极性。可通过掩盖针对至少一些写入数据位的写入操作来减少驱动主IO信号线对及均衡期间的电流消耗。

转向解释包含在半导体装置100中的外部端子，时钟端子CK及/CK可分别接收外部时钟信号及互补外部时钟信号。外部时钟信号(包含互补外部时钟信号)可被供应到时钟输入电路105。时钟输入电路105可接收外部时钟信号且产生内部时钟信号ICLK。时钟输入电路105可将内部时钟信号ICLK提供到内部时钟产生器107。内部时钟产生器107可基于所接收的内部时钟信号ICLK及来自地址/命令输入电路115的时钟启用信号CKE来产生相位控制内部时钟信号LCLK。尽管不受限于此，但DLL电路可用作内部时钟产生器107。内部时钟产生器107可将相位控制内部时钟信号LCLK提供到IO电路170及时序产生器109。IO电路170可将相位控制器内部时钟信号LCLK用作确定读取数据的输出时序的时序信号。时序产生器109可接收内部时钟信号ICLK且产生各种内部时钟信号。

电力供应端子可接收电力供应电压VDD及VSS。这些电力供应电压VDD及VSS可被供应到电压产生器电路190。电压产生器电路190可基于电力供应电压VDD及VSS来产生各种内部电压VPP、VOD、VARY、VPERI及类似者。内部电压VPP主要用在行解码器130中，内部电压VOD及VARY主要用在包含于存储器单元阵列145中的感测放大器150中，且内部电压VPERI用在许多其它电路块中。电力供应端子也可接收电力供应电压VDDQ及VSSQ。IO电路170可接收电力供应电压VDDQ及VSSQ。举例来说，电力供应电压VDDQ及VSSQ可为分别与电力供应电压VDD及VSS相同的电压。然而，专用电力供应电压VDDQ及VSSQ可用于IO电路170及ZQ校准电路175。

半导体存储器装置100的校准端子ZQ可耦合到ZQ校准电路175。ZQ校准电路175可参考ZQ电阻器(RZQ)155的阻抗来执行校准操作。在一些实例中，ZQ电阻器(RZQ)155可安装在耦合到校准端子ZQ的衬底上。举例来说，ZQ电阻器(RZQ)155可耦合到电力供应电压(VDDQ)。可将通过校准操作获得的阻抗码ZQCODE提供到IO电路170，且因此指定包含于IO电路170中的输出缓冲器(未展示)的阻抗。

图2是根据本发明的实施例的半导体装置200的一部分的示意性框图。举例来说，半导体装置200可包含控制电路226、ECC控制电路266及主IO写入驱动器电路267。图1的半导体装置100可实施半导体装置200的部分。

ECC控制电路266可包含校正子产生器232、校正子解码器234、错误校正器236、错误定位器238、奇偶校验产生器240及IO电路270。校正子产生器232可从存储器单元阵列(例如图1的存储器单元阵列145)接收奇偶校验数据P及读取数据RD，且可基于P数据及RD数据产生校正子码数据PC。当将RD数据存储到存储器单元阵列145时，可基于RD数据来产生P数据。

校正子解码器234可接收PC数据且可基于PC数据产生ECC位数据ERRB及ECC控制平面数据ERRCP。在一些实例中，ERRB数据的相应位的第一逻辑值(例如低逻辑值)指示相应错误，且ERRB数据的相应位的第二逻辑值(例如高逻辑值)指示没有相应错误。在一些实例中，ERRCP数据的相应位的第一逻辑值(例如低逻辑值)指示相应控制平面错误，且ERRCP数据的相应位的第二逻辑值(例如高逻辑值)指示没有相应控制平面相应错误。图7A及7B分别提供根据本发明的实施例的具有8个ERRB位(例如，N+1等于8)及16个控制平面(例如，L+1等于16)的示范性ECC位数据电路系统700及ECC控制平面数据电路系统710。在图7A中，ECC位数据电路系统700包含逻辑电路701(7)到(0)，其各自经配置以从PC<7:5>数据(例如，及/或PC<7:5>数据的补码PCF<7:5>)接收数据的组合以提供相应ERRB<7:0>数据。逻辑电路701(7)到(0)中的每一者可包含与相应反相器串联耦合的相应“与”门。

在图7B中，ECC控制平面数据电路系统710包含逻辑电路711(15)到(0)，其各自经配置以从PC<4:0>数据(例如，及/或PC<4:0>数据的补码PCF<4:0>)接收数据的组合以提供相应ERRCP<15:0>数据。逻辑电路711(15)到(0)中的每一者可包含一相应对“与非”门，不具有耦合到相应“或”门的输出及耦合到相应反相器的相应“或”门的输出。

返回图2，错误校正器236可接收RD、ERRB数据及ERRCP数据，且可基于ERRB及ERRCP数据提供经校正读取数据CRD。错误定位器238可接收ERRB及ERRCP数据，且可基于ERRB及ERRCP数据确定RD数据中任何错误的位置，且可在输出处提供校正位置数据CORRECT。错误校正器236及/或错误定位器238可使用逻辑来解码ERRB及ERRCP数据以定位RD数据内的错误。图7C提供根据本发明的实施例的用以比较1个ERRB位与16个ERRCP<15:0>位(例如，L+1等于16)的示范性错误定位电路系统720。在图7C中，错误定位电路系统720包含逻辑电路721(15)到(0)，其各自经配置以从ERRB位(例如，其中X是从0到7的任何整数)及ERRCP<15:0>接收数据的组合以提供相应CORRECT<15:0>数据。逻辑电路721(15)到(0)中的每一者可包含相应“或非”门。因此，当将ERRB位及对应ERRCP<15:0>数据位两者都设置为第一逻辑值(例如低逻辑值)时，将相应CORRECT<15:0>数据位设置为高逻辑值。否则，将相应CORRECT<15:0>数据位设置为第二逻辑值(例如低逻辑值)。

返回图2，奇偶校验产生器240可从IO电路270(例如图1的IO电路系统170)接收写入数据WD且在输出处提供写入奇偶校验数据WP。IO电路270可接收经由数据端子的数据DQ、CRD数据及数据端子模式信号X4。在X4信号具有第一值(例如逻辑低值)时的写入操作期间，IO电路270可将DQ数据提供为WD(例如，K等于M)。在X4信号具有第二值(例如逻辑高值)时的写入操作期间，IO电路270可将DQ数据及CRD数据的组合提供为WD数据(例如，M+1等于K+1的一半)。在读取操作期间，IO电路270可将基于X4信号的值选择的一些或全部CRD数据提供到DQ数据。

控制电路226可基于X4信号、地址位CA<10>、数据掩盖信号DM(例如，经由图1的DM端子接收)及/或时序信号TIME来产生数据掩盖信号DWDM<1:0>、写入启用信号WREN及CS切断信号CSOFF<1:0>。X4信号、CA<10>地址位及TIME信号可对应于图1的CTRL信号。DWDM<1:0>信号中的每一者对应于存储器单元阵列的控制平面的不同相应一半。控制电路226可响应于指示第一模式的X4信号(例如，当X4信号具有指示x8模式的值时)将DWDM<1:0>信号设置为基于DM信号确定的共同逻辑值。控制电路226可响应于指示第二模式的X4信号(例如，当X4信号具有指示x4模式的值时)将DWDM<1:0>信号设置为基于CA<10>地址位信号确定的互补逻辑值。因此，在第二模式下，控制电路226可将DWDM<1:0>中的一者设置为高逻辑值以启用对应于旧数据的一半控制平面的数据写入操作的掩盖，同时控制电路226可将另一者设置为低逻辑值以停用对应于新数据的另一半控制平面的写入操作的掩盖。

控制电路226可提供CSOFF<1:0>信号以致使列解码器(例如图1的列解码器140)在根据TIME信号确定的时间切断对应CS信号。类似于DWDM<1:0>信号，CSOFF<1:0>信号中的每一者对应于存储器单元阵列的控制平面的不同相应一半。当在x8模式(例如，基于X4信号确定)下时，控制电路226经配置以将CSOFF<1:0>信号设置为共同逻辑值。当在x4模式(例如，基于X4信号确定)下时，控制电路226经配置以基于CORRECT信号及DWDM<1:0>信号启用CSOFF<1:0>信号。CORRECT中的每一者对应于存储器单元阵列的特定控制平面。因此，当启用DWDM<1>信号时且根据TIME信号的时序，控制电路226可经配置以响应于对应于与指示无错误的DWDM<1>信号相关联的控制平面的CORRECT信号的第一子集而启用CSOFF<1>信号。否则，可停用CSOFF<1>信号。类似地，当启用DWDM<0>信号时且根据TIME信号的时序，控制电路226可经配置以响应于对应于与指示无错误的DWDM<0>信号相关联的控制平面的CORRECT信号的第二子集而启用CSOFF<0>信号。否则，可停用CSOFF<0>信号。可通过在写入操作期间设置CSOFF<1:>信号中的一者致使列解码器切断对应CS信号线来减少电流消耗。控制电路226可进一步经配置以根据TIME信号的时序来启用WREN信号。

图8提供根据本发明的实施例的示范性控制电路826。控制电路826包含数据掩盖电路810及CS控制电路820。数据掩盖电路810可基于X4信号、CA<10>地址位及DM信号来产生DWDM<1:0>信号。数据掩盖电路810可响应于指示第一模式的X4信号(例如，当X4信号具有指示x8模式的值时)将DWDM<1:0>信号设置为基于DM信号确定的共同逻辑值。数据掩盖电路810可响应于指示第二模式的X4信号(例如，当X4信号具有指示x4模式的值时)将DWDM<1:0>信号设置为基于CA<10>地址位信号确定的互补逻辑值。因此，在第二模式下，数据掩盖电路810可将DWDM<1:0>中的一者设置为高逻辑值以启用对应于旧数据的一半控制平面的数据写入操作的掩盖，同时数据掩盖电路810可将另一者设置为低逻辑值以停用对应于新数据的另一半控制平面的写入操作的掩盖。

在根据时间信号确定的时间，CS控制电路820可提供CSOFF<1:0>信号以致使列解码器(例如图1的列解码器140)切断对应CS信号且提供WREN信号以启用写入操作。在一些实例中，CS控制电路820可包含状态机以确定何时及如何设置CSOFF<1:0>信号及WREN信号。当在x8模式(例如，基于X4信号确定)下时，CS控制电路820经配置以将CSOFF<1:0>信号设置为共同逻辑值。当在x4模式(例如，基于X4信号确定)下时，CS控制电路820经配置以基于CORRECT信号及来自数据掩盖电路810的DWDM<1:0信号来启用CSOFF<1:0>信号。因此，当启用DWDM<1>信号时且根据时间信号的时序，CS控制电路820可经配置以响应于对应于与指示无错误的DWDM<1>信号相关联的控制平面的CORRECT信号的第一子集而启用CSOFF<1>信号。否则，可停用CSOFF<1>信号。类似地，当启用DWDM<0>信号时且根据TIME信号的时序，CS控制电路820可经配置以响应于对应于与指示无错误的DWDM<0>信号相关联的控制平面的CORRECT信号的第二子集而启用CSOFF<0>信号。否则，可停用CSOFF<0>信号。控制电路226可进一步经配置以根据TIME信号的时序来启用WREN信号。

返回图2，主IO写入驱动器电路267可接收CORRECT数据、CRD数据、WP数据、WD数据、DWDM<1:0>信号、X4信号、写入启用信号WREN(例如，经由来自命令解码器的控制信号，例如来自图1的命令解码器125的CTRL信号)。在写入操作期间，主IO写入驱动器电路267可经配置以基于CORRECT数据、CRD数据、WP数据、WD数据、DWDM<1:0>信号、X4信号、WREN信号或其组合的值来驱动用于存储器单元阵列的各种控制平面的主IO线。

在操作中，ECC控制电路266及IO电路270可支持从存储器单元阵列及ECC控制电路266、IO电路270、控制电路226的读取操作，且主IO写入驱动器电路267可支持对存储器单元阵列的写入操作。在一些实例中，半导体装置200可经配置以在多个数据端子DQ总线配置(例如数据总线宽度模式)(例如x4模式(例如，数据总线是4位宽)、x8模式(例如，数据总线是8位宽)等)中的选定一者中操作IO电路270。在一些实例中，X4信号将确定选定DQ总线配置。举例来说，当将X4信号设置为低逻辑值时，半导体装置200可在第一模式(例如x8数据模式)下操作。当将X4信号设置为高逻辑值时，半导体装置200可在第二模式(例如x4数据模式)下操作。在一些实例中，在读取或写入操作期间，在固定突发长度(例如8、16、32等位突发长度)上经由数据端子DQ发送或接收数据位。因此，在x4模式下时接收的写入位的数目可不同于在x8模式下操作时接收的写入位的数目。举例来说，如果突发长度是16位，那么将在x4模式下接收64位且将在x8模式下接收128位。

因此，当在半导体装置200处接收读取命令及行地址及列地址时，可从由行地址及列地址指定存储器单元阵列读取RD数据及P数据。校正子产生器232可经配置以基于P数据及RD数据产生PC数据。校正子解码器234可解码PC数据以提供ERRB数据及ERRCP数据。错误校正器236可解码ERRB数据及ERRCP数据以校正RD内的错误以提供CRD数据。基于由X4信号确定的操作模式，IO电路270可提供一些或全部CRD数据作为DQ数据。举例来说，当在第一模式(例如，x8模式)下时，IO电路270可提供全部CRD位作为DQ数据(例如，M等于K)。当在第二模式(例如，x4模式)下时，IO电路270可提供CRD数据(例如CRD数据、CRD数据或CRD数据的M+1位的一些其它组合)的选定M+1位作为DQ数据。CRD数据的M+1位的选定子集可基于所接收的列及行地址。

当在半导体装置200处接收写入命令及行地址及列地址时，可在IO电路270处经由DQ数据接收写入数据。当在第一模式(例如x8模式)下时，IO电路270可使全部DQ数据作为WD数据(例如，M等于K)提供到奇偶校验产生器240。奇偶校验产生器240可基于WD数据来编码WP数据。当在第一模式下时，控制电路226可基于DM信号来驱动DWDM<1:0>信号。另外，控制电路226可在写入操作期间根据TIME信号的时序来启用WREN信号以启用写入存储器单元阵列。主IO写入驱动器电路267可响应于WREN信号而驱动主IO线将WD及WP数据写入存储器单元阵列，其中一些写入操作由DWDM<1:0>信号掩盖。

当在第二模式(例如x4模式)下操作时，DQ数据中接收的M+1位的计数可少于由奇偶校验产生器240用以产生WP位的WD数据的K+1位的计数。在实例中，M+1可为K+1的一半。在特定实例中，M可等于64且K可等于128。因此，半导体装置200可首先执行读取操作以检索额外数据与DQ数据组合以提供WD数据。读取操作可包含在由写入命令接收的行及列地址确定的位置处从存储器单元阵列检索RD数据及P数据。读取操作可包含校正子产生器232、校正子解码器234及错误校正器236，其处理RD数据及P数据以提供ERRB数据、ERRCP数据及CRD数据。另外，错误定位器238可提供CORRECT数据。

举例来说，图5提供根据本发明的实施例的第二模式初始读取操作的示范性流程图。如图5中所展示，校正子产生器532可从存储器单元阵列接收RP数据及RD数据，且可作为响应产生PC数据。校正子解码器534可基于PC数据来产生ERRB数据及ERRCP数据。错误定位器538可确定错误的位置且通过解码ERRB数据及ERRCP数据将CORRECT数据提供到主IO驱动器电路567。错误校正536可基于ERRB数据及ERRCP数据来校正RD数据。

返回图2，IO电路270可组合CRD数据子集(例如旧数据)与DQ数据(例如新数据)以提供WD数据。奇偶校验产生器240可基于WD数据来编码WP数据。当在第二模式下时，控制电路226可基于CA<10>位的值在DWDM<1:0>信号上提供互补值。举例来说，当CA<10>位具有第一逻辑值时，控制电路226可向DWDM<1>信号提供第一逻辑值且向DWDM<0>提供第二逻辑值。当CA<10>位具有第二逻辑值时，控制电路226可向DWDM<1>信号提供第二逻辑值且向DWDM<0>提供第一逻辑值。另外，根据TIME信号的时序，控制电路226可经配置以在根据对应于与DWDM<1:0>信号中的经启用一者相关联的控制平面(例如，对应于写回存储器单元阵列的旧数据)的CORRECT信号的相应子集而未检测到错误时启用CSOFF<1:0>信号中的一者。因此，当启用DWDM<1>信号时且根据TIME信号的时序，控制电路226可经配置以响应于对应于与指示无错误的DWDM<1>信号相关联的控制平面的CORRECT信号的第一子集而启用CSOFF<1>信号。否则，可停用CSOFF<1>信号。类似地，当启用DWDM<0>信号时且根据TIME信号的时序，控制电路226可经配置以响应于对应于与指示无错误的DWDM<0>信号相关联的控制平面的CORRECT信号的第二子集而启用CSOFF<0>信号。否则，可停用CSOFF<0>信号。控制电路226可进一步经配置以根据TIME信号的时序来启用WREN信号。启用WREN信号及启用CSOFF<1:0>信号中的一者的时序可重合或同生。可通过在启动写入操作(例如，启用WREN信号)之前启用CSOFF<1:0>信号中的一者来减少电流消耗。

主IO写入驱动器电路267可接收CORRECT数据、CRD数据、WD数据、WP数据、DWDM<1:0>信号、WREN信号及X4信号。主IO写入驱动器电路267可基于所接收的信号/数据来驱动主IO线将WD写入存储器单元阵列。图6是根据本发明的实施例的用于将信号驱动到主IO写入驱动器电路267的第二模式写入操作的示范性流程图。如图6中所展示，错误校正器636可将CORRECT数据(例如，用以指示重写到存储器单元阵列668的数据中那些位已改变)及CRD数据提供到主IO写入驱动器电路667，将CRD数据的第一子集提供到比较器670，及将CRD数据的剩余子集提供到奇偶校验产生器640。比较器670可按位比较CRD数据的剩余子集与DQ数据以将指示哪些位不同的相同数据信号SD提供到主IO写入驱动器电路667。奇偶校验产生器640可基于DQ数据及CRD数据的第一子集(例如WD数据)的组合来编码WP数据。主IO写入驱动器电路667可驱动主IO线将WD及WP写入存储器单元阵列668。主IO写入驱动器电路667可使用SD信号仅对DQ数据与CRD数据的第一子集之间的不同位执行对存储器单元阵列668的写入操作，且可使用CORRECT数据仅对在CRD内经校正的位执行对存储器单元阵列668的写入操作。

返回图2，基于DWDM<1:0>信号、CORRECT数据及CRD数据及WD数据内的DQ的重叠位之间的按位差，主IO写入驱动器电路267可掩盖针对匹配先前存储数据的WD数据的某些位的写入操作。由于在第二模式下时在写入操作之前执行读取操作，因此先前存储的数据可用。因此，针对WD的位的子集(其包含未经校正(例如，基于CORRECT数据)的CRD数据(例如旧数据)的子集的直接副本)的写入操作可经掩盖以避免将主I/O信号线对驱动到写入电压极性。另外，针对包含DQ数据(例如新数据)的WD的位的子集的数据写入操作可针对匹配CRD数据(例如旧数据)的对应位的新数据的位掩盖以避免将主I/O信号线对驱动到写入电压极性。可通过掩盖针对至少一些写入数据位的写入操作来减少驱动主IO信号线对及均衡期间的电流消耗。

图3是根据本发明的实施例的主IO写入驱动器电路367的示意性框图。图1的主IO写入驱动器电路167及/或图2的主IO写入驱动器电路267可实施主IO写入驱动器电路367的部分。主IO写入驱动器电路367可包含：个别写入驱动器310(0)到(7)，其各自经配置以驱动相应对的控制平面主IO线对MIO CP0到15；及ECC检查电路311，其经配置以驱动一对ECC IO信号线。

主IO写入驱动器电路367可接收CORRECT<15:0>数据、CRD<127:0>数据、WP<7:0>数据、WD<127:0>数据、DWDM<1:0>信号(例如，来自图1的控制电路126及/或图2的控制电路226)、写入启用信号WREN(例如，来自图1的控制电路126及/或控制图2的电路226)及X4信号(例如，来自图1的CTRL信号)。在写入操作期间，写入驱动器310(0)到(7)中的每一者可经配置以驱动相应对的MIO CP0到15信号线基于CORRECT<15:0>数据、CRD<127:0>数据、WP<7:0>数据、WD<127:0>数据、DWDM<1:0>信号、WREN信号或其组合来将数据写入存储器单元阵列的控制平面。ECC检查电路311可经配置以驱动ECC IO信号线将WP数据写入存储器单元阵列。

在操作中，当在第一模式下(例如，X4信号具有指示x8模式的低逻辑值)时，写入驱动器310(0)到(7)中的每一者可驱动相应对的MIO CP0到15信号线将WD<127:0>数据写入存储器单元阵列，其中基于DWDM<1:0>信号执行掩盖，且ECC检查电路311可经配置以驱动ECCIO信号线将WP数据写入存储器单元阵列。

当在第二模式下(例如，X4信号具有指示x4模式的高逻辑值)时，写入驱动器310(0)到(7)中的每一者可驱动相应对的MIO CP0到15信号线将WD<127:0>及WP<7:0>数据写入存储器单元阵列，且ECC检查电路311可经配置以驱动ECC IO信号线将WP数据写入存储器单元阵列。然而，基于DWDM<1:0>信号、CORRECT<15:0>数据及CRD<127:0>数据与WD<127:0>数据之间的按位差，写入驱动器310(0)到(7)中的每一者可掩盖针对匹配先前存储数据位的WD<127:0>数据的某些位的写入操作。由于在第二模式下时在写入操作之前执行读取操作，因此先前存储的数据信息可用。因此，可针对未改变(例如，基于CORRECT<15:0>数据)的位掩盖包含CRD<127:0>数据的子集的直接副本的WD<127:0>的位的子集的数据写入操作以避免将主I/O信号线对驱动到写入电压极性。另外，可针对匹配CRD<127:0>数据(例如旧数据)的对应位的位掩盖针对包含新数据(例如图2的DQ数据，其中M等于64)的WD<127:0>的位的子集的数据写入操作以避免将主I/O信号线对驱动到写入电压极性。可通过掩盖针对至少一些写入数据位的写入操作来减少驱动主IO信号线对及均衡期间的电流消耗。尽管图3描绘8个写入驱动器310(0)到(7)，但是可在不脱离本发明的范围的情况下包含多于或少于8个MIO写入驱动器。此外，尽管图3包含128位的读取及写入数据、16个控制平面、8位的写入奇偶校验数据等，但可在不脱离本发明的范围的情况下实施读取及写入数据、控制平面计数及奇偶校验位数据的其它组合。

图4是根据本发明的实施例的经配置以控制互补主IO信号线MIOT及MIOB上的电压的写入驱动器400的一部分的示意性框图。图1的主IO写入驱动器电路167、图2的主IO写入驱动器电路267及/或图3的写入驱动器310(0)到(7)中的任何者可实施写入驱动器400的部分。写入驱动器400可包含数据写入数据掩盖产生器410、第一驱动器电路420及第二驱动器电路430。

数据写入数据掩盖产生器410可经配置以基于DWDM(例如图1的DWDM信号及/或来自图2及3中的任一者或两者的DWDM<1:0>信号中的一者)、CRD位(例如图2或图3的CRD数据的CRD位)与WD位(例如图2及/或图3的WD数据的WD位)之间的比较及经配置以指示x4或x8模式的X4信号来提供内部数据写入数据掩盖信号DWDM2。在一些实例中，Y及Z是相同对应位。数据写入数据掩盖产生器410可包含反相器411、“异或非”门412、“与非”门413、“与非”门414及“与非”门415。反相器411可将DWDM信号的互补逻辑值提供到“与非”门414的第一输入及“与非”门415的第二输入。“异或非”门412可在CRD位(例如旧数据)与WD位(例如新数据)之间执行“异或非”逻辑比较且将“异或非”比较的结果提供到“与非”门413的第一输入。因此，“异或非”门412的输出可指示旧数据是否匹配新数据。“与非”门413可在X4信号与“异或非”门412的输出之间执行“与非”逻辑比较且将基于比较的输出提供到“与非”门414的第二输入。“与非”门414可在反相器411的输出与“与非”门413的输出之间执行“与非”逻辑比较且将基于比较的输出提供到“与非”门415的第二输入。“与非”门415在反相器411的输出与“与非”门414的输出之间执行“与非”逻辑比较以基于比较提供DWDM2。

第一驱动器电路420及第二驱动器电路430经配置以控制下拉电路404及上拉电路405将MIOT及MIOB信号线驱动到互补逻辑值(例如，基于VSS及VPERI电压)。MIOT及MIOB信号线可在图1的MIOT/B信号线及/或图3的MIO CP0到15信号线中的任何者中实施。

第一驱动器电路420可包含反相器421、“或”门422、“与非”门423、“或”门424、“与非”门425及反相器426。“或”门422可经配置以在经由反相器421的CRD位的逻辑补码与CORRECT信号CORRECTF的逻辑补码(例如图2及/或图3的CORRECT信号中的任何者的补码)之间执行逻辑“或”比较且将基于比较的输出提供到“与非”门423的第一输入。具有高逻辑值的CORRECTF信号指示无位错误(例如，无需校正位)，且具有低逻辑指示单位错误(例如，应校正位)。“与非”门423可在“或”门422的输出与DWDM2信号之间执行“与非”逻辑比较且将基于比较的输出提供到“与非”门425的第一输入。“或”门424可在DWDM2信号与WD位之间执行“或”逻辑比较且将基于比较的输出提供到“与非”门425的第二输入。“与非”门425可在“与非”门423的输出、“或”门424的输出及第三输入处接收的写入启用信号WREN之间执行“与非”逻辑比较且将基于比较的输出经由反相器426提供到下拉电路404的第一n型晶体管及上拉电路405的第二p型晶体管。

第二驱动器电路430可包含反相器431、“或”门432、“与非”门433、“或”门434、“与非”门435及反相器436。“或”门432可经配置以在CRD位与CORRECTF信号之间执行逻辑“或”比较且将基于比较的输出提供到“与非”门433的第一输入。“与非”门433可在“或”门432的输出与DWDM2信号之间执行“与非”逻辑比较且将基于比较的输出提供到“与非”门435的第一输入。“或”门434可在DWDM2信号与经由反相器431的WD位的逻辑补码之间执行“或”逻辑比较且将基于比较的输出提供到“与非”门435的第二输入。“与非”门435可在“与非”门433的输出、“或”门434的输出及第三输入处接收的WREN信号之间执行“与非”逻辑比较且将基于比较的输出经由反相器436提供到下拉电路404的第二n型晶体管及上拉电路405的第一p型晶体管。

在写入操作期间(例如，当将WREN启用信号设置为高逻辑值时)，当在第一模式下(例如，X4信号具有指示x8模式的低逻辑值)时，第一驱动器电路420或第二驱动器电路430中的一者可启用下拉电路404及上拉电路405中的每一者的相应晶体管以基于DWDM信号及WREN信号将MIOT及MIOB信号线对驱动到互补逻辑电压。在数据写入数据掩盖产生器410内，基于具有低逻辑值的X4信号使“与非”门413的输出保持为高，这可致使“与非”门415基于DWDM信号的值提供DWDM2信号(例如，忽略CRD与WD位之间的比较的值)。

当在第二模式下(例如，X4信号具有指示x4模式的高逻辑值)时，第一驱动器电路420及第二驱动器电路430可驱动相应对的MIO CP0到15信号线基于DWDM信号、CRD与WD位之间的比较、CORRECTF及WP数据写入存储器单元阵列。

举例来说，在数据写入数据掩盖产生器410内，当DWDM信号具有高逻辑值时，“与非”门415可提供具有高逻辑值的DWDM2信号(例如，当WD位是来自读取操作的旧数据时)。当DWDM信号具有低逻辑值时(例如，当WD位是新数据时)，“与非”门415可在值基于WD位与CRD位之间的比较时提供具有低逻辑值的DWDM2信号。因此，当WD位及CRD位匹配时，“与非”门415可提供具有高逻辑值的DWDM2信号。当WD位及CRD位具有不同逻辑值时，“与非”门415可提供具有低逻辑值的DWDM2信号。

当DWDM2信号具有低逻辑值时，第一驱动器电路420可在WD位具有高逻辑值时将MIOT信号线驱动到高逻辑值(例如VPERI电压)(例如，通过启用上拉电路405的第二p型晶体管)且将MIOB信号线驱动到低逻辑值(例如VSS电压)(例如，通过启用上拉电路405的第一n型晶体管)。当DWDM2信号具有高逻辑值时，第一驱动器电路420可在RD位具有高逻辑值且CORRECTF信号具有低逻辑值时将MIOT信号线驱动到高逻辑值(例如VPERI电压)且将MIOB信号线驱动到低逻辑值(例如VSS电压)。否则，第一驱动器电路420可停用下拉电路404的第一n型晶体管及上拉电路405的第二p型晶体管以分别控制MIOB及MIOT信号线的电压。

当DWDM2信号具有低逻辑值时，第二驱动器电路430可在WD位具有低逻辑值时将MIOB信号线驱动到高逻辑值(例如VPERI电压)(例如，通过启用上拉电路405的第一p型晶体管)且将MIOT信号线驱动到低逻辑值(例如VSS电压)(例如，通过启用下拉电路404的第二n型晶体管)。当DWDM2信号具有高逻辑值时，第二驱动器电路430可在RD位及CORRECTF信号两者都具有低逻辑值时将MIOB信号线驱动到高逻辑值(例如VPERI电压)且将MIOT信号线驱动到低逻辑值(例如VSS电压)。否则，第一驱动器电路420可停用下拉电路404的第一n型晶体管及上拉电路405的第二p型晶体管。

因此，总的来说，在第一操作模式期间，数据写入操作由外部掩盖信号控制。因为在开始数据写入操作之前不执行读取操作，所以可限制第一模式下的按位掩盖。然而，在第二操作模式期间，首先执行数据读取操作以使先前存储的数据可用。因此，可针对未被校正的旧读取数据(例如，经由具有高逻辑值的CORRECTF信号)及针对匹配未被校正的旧数据的新数据来掩盖第二模式下的数据写入操作。可通过在第二模式下掩盖针对至少一些写入数据位的写入操作来减少驱动MIOT及MIOB信号线及均衡期间的电流消耗。

尽管“具体实施方式”描述了某些优选实施例及实例，但是所属领域的技术人员将理解，本发明的范围超出具体揭示的实施例延伸到其它替代实施例及/或实施例的使用及其明显修改及等效物。另外，本发明的范围内的其它修改对于所属领域的技术人员将是显而易见的。还可预期，可对实施例的特定特征及方面进行各种组合或子组合，且其仍落入本发明的范围内。应理解，所揭示实施例的各种特征及方面可彼此组合或替代以形成所揭示实施例的变化模式。因此，希望本发明的至少一些的范围不应由上文描述的特定揭示的实施例限制。