闪速存储器的基于原始读取的物理不可克隆功能

摘要

存储器装置的多层存储器单元NAND结构被用于从存储器装置提取唯一性。基于NAND的存储装置的某些不可靠特性用于生成真随机数序列。用于生成这种序列的方法是基于物理不可克隆功能(PUF)，该物理不可克隆功能是通过使用现有固件程序提取基于NAND的存储器装置的唯一性特性来实施的。

说明书

技术领域

本公开的实施例涉及一种基于存储块的页面内的位的噪声特性值的随机序列生成技术。

背景技术

计算机环境范例已经转变成可随时随地使用的普适计算系统。因此，诸如移动电话、数码相机和笔记本计算机的便携式电子装置的使用已经迅速增加。这些便携式电子装置通常使用具有存储器装置的存储器系统，即数据存储装置。数据存储装置被用作便携式电子装置的主存储器装置或辅助存储器装置。

由于使用存储器装置的数据存储装置不具有移动部件，因此其提供优异的稳定性、耐用性、高信息访问速度和低功耗。具有这些优点的数据存储装置的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。

SSD可以包括闪速存储器组件和包括将闪速存储器组件桥接到SSD输入/输出(I/O)接口的电子器件的控制器。SSD控制器可以包括执行诸如固件的功能组件的嵌入式处理器。SSD功能组件通常是装置特定的，并且在大多数情况下可被更新。

闪速存储器的两种主要类型以NAND和NOR逻辑门命名。各个闪速存储器单元展现出与其相应门相似的内部特性。NAND型闪速存储器可以以块(或页面)写入和读取，该块(或页面)通常比整个存储空间小得多。NAND型闪速存储器主要在存储卡、USB闪存驱动器、固态驱动器(SSD)和类似产品中操作，用于一般存储和传送数据。

现代NAND型闪速存储装置使用不同类型的物理块，这些物理块的区别在于其中的存储器单元的类型。物理块可以包括：(i)每个能够存储单个位的单层单元(SLC)，(ii)每个能够存储两个位的多层单元(MLC)，(iii)每个能够存储三个位的三层单元(TLC)，或者(iv)每个能够存储四个位的四层单元(QLC)。给定块中的存储器单元被分组以限定页面。为了增大总体存储容量，趋势在于实现具有更高容量的存储器单元，即SLC→MLC→TLC→QLC的NAND型闪速存储装置。但是，这样做会导致可靠性问题。

物理不可克隆功能(PUF)被广泛用作硬件基元(hardware primitive)，用于唯一集成电路识别和真随机数生成(TRNG)。

在这种背景下，提出了本发明的实施例。

发明内容

本发明的各方面涉及一种操作存储器系统，特别是基于闪存的NAND存储器系统的方法，以基于存储器系统的存储器装置的特性来生成随机数序列。根据一个方面，一种随机数生成的方法包括：对存储器装置中的多个存储块中的选择存储块中的多个页面的每一个执行多个读取操作，该多个页面包括多个位；确定多个位中的每个位的噪声特性值；识别各自噪声特性值大于阈值的位；并且使用至少一些所识别的位来生成随机数序列。

本发明的另一方面涉及一种被配置为执行操作以生成随机数序列的存储器系统。根据一个方面，这种存储器系统包括：NAND型闪速存储器，NAND型闪速存储器包括存储块，每个存储块包括存储器单元，每个存储器单元能够存储多个位，每个存储块中的存储器单元被布置以形成页面；以及控制器。该控制器被操作为：对存储块中的选择存储块中的至少一些页面中的每一个执行多次读取操作；确定对其执行多次读取操作的页面之中的每个位的噪声特性值；识别各自噪声特性值大于阈值的位；以及使用至少一些所识别的位来生成随机数序列。

从以下描述中，本发明的另外的方面将变得显而易见。

附图说明

图1是示出根据本发明的实施例的存储器系统的框图。

图2是示出根据本发明的实施例的存储器系统的框图。

图3是示出根据本发明的实施例的存储器系统的存储器装置的存储块的电路图。

图4是示出根据本发明的实施例的真随机数生成(TRNG)进程的(enrollment)阶段的流程图。

图5是示出在读取1000次之后在单个TLC页面内的翻转位的示例的条形图。

图6是示出根据本发明实施例的TRNG进程的操作阶段的流程图。

图7是示出根据本发明的实施例的用于存储存储块内的不同页面的噪声位的数据结构的示图。

图8是示出根据本发明的实施例的在不同条件下的不同序列的均匀性(U)和位翻转率(BFR)的表。

图9示出根据本发明的实施例的在不同样本中具有相同地址并且在相同存储块内的页面的噪声特性(Ψ)。

图10是示出根据本发明的实施例的针对相同存储块内的不同页面的读取之间的平均汉明距离的示图。

图11是示出根据本发明的实施例的用于存储存储块内的不同页面的噪声位的数据结构的示例的示图。

具体实施方式

以下参照附图更详细地描述各个实施例。然而，本发明可以以不同的形式实施，并且因此不应该被解释为限于本文阐述的实施例。相反，提供这些实施例是为了使本公开是彻底的和完整的，并且向本领域技术人员充分传达本发明的范围。而且，本文对“实施例”、“另一实施例”等的参考不一定仅针对一个实施例，并且对任何这种短语的不同参考不一定针对相同的实施例。在整个本公开中，相同的参考标号在本发明的附图和实施例中表示相同的部件。

本发明可以以多种方式实施，比如包括：进程；设备；系统；物质的组成；体现在计算机可读存储介质上的计算机程序产品；和/或处理器，诸如适于执行存储在联接到处理器的存储器上和/或由联接到处理器的存储器提供的指令的处理器。在本说明书中，这些实施方式或本发明可能采取的任何其它形式可被称为技术方案。通常，所公开进程的步骤的顺序可在本发明的范围内改变。除非另有说明，否则被描述为适于执行任务的诸如处理器或者存储器的部件可被实施为暂时配置成在给定时间执行该任务的一般组件或被制造为执行该任务的特定组件。如本文所使用的，术语“处理器”等指适于处理诸如计算机程序指令的数据的一个或多个装置、电路和/或处理内核。

下面提供了本发明的实施例的详细描述以及示出本发明各方面的附图。结合这些实施例描述本发明，但是本发明不限于任何实施例。本发明的范围仅由权利要求限定。本发明包括在权利要求范围内的许多替换、修改和等同方案。为了提供对本发明的全面理解，在下面的描述中阐述了许多具体细节。为了示例的目的提供这些细节，并且可在没有一些或所有这些具体细节的情况下，根据权利要求实施本发明。为了清晰，没有详细描述与本发明相关的技术领域中公知的技术内容，以免不必要地模糊本发明。

图1是示意性示出根据本发明的实施例的存储器系统的框图。

参照图1，存储器系统10可以包括存储器控制器100和半导体存储器装置200，其可以代表一个以上的这种装置。在各个实施例中，半导体存储器装置200优选地是闪速存储器装置，特别是MLC、TLC和/或QLC NAND类型。为简便起见，有时将半导体存储器装置200简称为存储器装置200、NAND型闪速存储器200。

存储器控制器100可以控制半导体存储器装置200的全部操作。

半导体存储器装置200可以在存储器控制器100的控制下执行一个或多个擦除操作、编程操作和读取操作。半导体存储器装置200可以通过输入/输出(I/O)线接收命令CMD、地址ADDR和数据DATA。半导体存储器装置200可以通过电源线接收电力PWR，以及通过控制线接收控制信号CTRL。控制信号CTRL可以包括命令锁存使能信号、地址锁存使能信号、芯片使能信号、写入使能信号，读取使能信号等。

存储器控制器100和半导体存储器装置200可以被集成在诸如固态驱动器(SSD)的单个半导体装置中。SSD可包括用于在其中存储数据的存储装置。当半导体存储器系统10被用在SSD时，联接到存储器系统10的主机(未示出)的操作速度可显著提高。

存储器控制器100和半导体存储器装置200可以被集成在诸如存储卡的单个半导体装置中。例如，存储器控制器100和半导体存储器装置200可被如此集成以配置：个人计算机存储卡国际协会(PCMCIA)的PC卡、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC)、缩小尺寸的多媒体卡(RS-MMC)、微型版本的MMC(微型MMC)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、高容量安全数字(SDHC)卡和/或通用闪存(UFS)。

在另一实施例中，存储器系统10可以被提供为诸如以下的电子装置中的各种部件中的一种：计算机、超移动PC(UMPC)、工作站、上网本计算机、个人数字助理(PDA)、便携式计算机、网络平板PC、无线电话、移动电话、智能电话、电子书阅读器、便携式多媒体播放器(PMP)、便携式游戏装置、导航装置、黑盒、数码相机、数字多媒体广播(DMB)播放器、三维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、数据中心的存储装置、能够在无线环境中接收和传送信息的装置、射频识别(RFID)装置以及家庭网络的各种电子装置中的一种、计算机网络的各种电子装置中的一种、远程信息处理网络的各种电子装置中的一种或计算系统的各种部件中的一种。

图2是示出根据本发明的实施例的存储器系统的详细框图。例如，图2的存储器系统可描述图1所示的存储器系统10。

参照图2，存储器系统10可包括存储器控制器100和半导体存储器装置200。存储器系统10可响应于来自主机装置的请求而操作，并且特别地，存储待由主机装置访问的数据。

主机装置可以利用各种电子装置中的任意一种来实施。在一些实施例中，主机装置可以包括诸如以下的电子装置：台式计算机、工作站、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、和/或数字视频记录器以及数字视频播放器。在一些实施例中，主机装置可包括诸如以下的便携式电子装置：移动电话、智能电话、电子书、MP3播放器、便携式多媒体播放器(PMP)和/或便携式游戏机。

存储器装置200可以存储待由主机装置访问的数据。

存储器装置200可以利用诸如动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)的易失性存储器装置或诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和/或电阻式RAM(RRAM)的非易失性存储器装置来实施。

控制器100可以控制数据在存储器装置200中的存储。例如，控制器100可以响应于来自主机装置的请求来控制存储器装置200。控制器100可以将从存储器装置200读取的数据提供至主机装置，并且可以将从主机装置提供的数据存储到存储器装置200中。

控制器100可以包括通过总线160联接的存储装置110、可以被实施为诸如中央处理单元(CPU)的处理器的控制组件120、错误校正码(ECC)组件130、扰频器170、主机接口(I/F)140以及存储器接口(I/F)150。

存储装置110可用作存储器系统10和控制器100的工作存储器，并存储用于驱动存储器系统10和控制器100的数据。当控制器100控制存储器装置200的操作时，存储装置110可以存储由控制器100和存储器装置200使用的用于诸如读取操作、写入操作、编程操作和擦除操作的操作的数据。

存储装置110可以利用诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)的易失性存储器来实施。如上所述，存储装置110可以将主机装置使用的用于读取操作和写入操作的数据存储在存储器装置200中。为了存储数据，存储装置110可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。存储装置110还可以包括可被如下使用的寄存器115。

控制组件120可以控制存储器系统10的一般操作，并且响应于来自主机装置的写入请求或读取请求，控制存储器装置200的写入操作或读取操作。控制组件120可以驱动被称为闪存转换层(FTL)125的固件，以控制存储器系统10的一般操作。例如，FTL 125可以执行诸如逻辑到物理(L2P)映射、损耗均衡、垃圾收集(GC)和/或坏块处理的操作。FTL 125可以在控制组件120或控制器100中被实施为固件。L2P映射被称为逻辑块寻址(LBA)。

ECC组件130可以检测并校正在读取操作期间从存储器装置200读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC组件130可以不校正错误位，而是可以输出指示校正错误位失败的错误校正失败信号。

ECC组件130可以基于诸如以下的编码调制执行错误校正操作：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem,BCH)码、turbo码、turbo乘积码(TPC)、里德-所罗门(RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)或分组编码调制(BCM)。ECC组件130可以包括用于适当的错误校正操作的任何和所有电路、系统或装置。

扰频器170可以用于在将从主机发送的数据存储在存储器装置200中之前，均匀地分配这些数据中的位。这有助于增加存储器装置200的可靠性并减少磨损效应。可以基于线性反馈移位寄存器(LFSR)来实施扰频器170。可选地，可以以任何其它合适的方式来实施扰频器170。

主机接口140可以通过诸如以下的各种接口协议中的一种或多种与主机装置通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-e或PCIe)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)和电子集成驱动器(IDE)。

存储器接口150可以提供控制器100和存储器装置200之间的接口，从而允许控制器100响应于来自主机装置的请求来控制存储器装置200。存储器接口150可以在控制组件或CPU 120的控制下生成用于存储器装置200的控制信号并处理数据。当存储器装置200是诸如NAND闪速存储器的闪速存储器时，存储器接口150可以在CPU 120的控制下生成用于存储器的控制信号并处理数据。

存储器装置200可以包括存储器单元阵列210、控制电路220、电压生成电路230、行解码器240、以页面缓冲器阵列的形式的页面缓冲器阵列250、列解码器260以及输入/输出电路270。存储器单元阵列210可以包括可存储数据的多个存储块211。可以针对某些操作，将存储块的子集分组为相应的超级块(SB)。

电压生成电路230、行解码器240、页面缓冲器阵列250、列解码器260和输入/输出电路270可以形成用于存储器单元阵列210的外围电路。外围电路可以执行存储器单元阵列210的编程操作、读取操作或擦除操作。控制电路220可以控制外围电路。

电压生成电路230可以生成各种电平的操作电压。例如，在擦除操作中，电压生成电路230可以生成例如擦除电压和通过电压的各种电平的操作电压。

行解码器240可以与电压生成电路230和多个存储块211电通信。行解码器240可以响应于由控制电路220生成的行地址RADD来在多个存储块211之中选择至少一个存储块，并将从电压生成电路230提供的操作电压传送到选择存储块。

页面缓冲器阵列250可以通过位线BL与存储器单元阵列210电通信(如图3所示)。页面缓冲器阵列250可以响应于由控制电路220生成的页面缓冲器控制信号，利用正电压对位线BL进行预充电，在编程操作和读取操作中向选择存储块传送数据和从选择存储块接收数据，或者临时存储传送的数据。

列解码器260可以向页面缓冲器阵列250传送数据和从页面缓冲器阵列250接收数据并且还可以与输入/输出电路270交换数据。

输入/输出电路270可以通过输入/输出电路270向控制电路220传送从外部装置(例如，存储器控制器100)接收的命令和地址，将数据从外部装置传送至列解码器260，或者将数据从列解码器260输出至外部装置。

控制电路220可以响应于命令和地址来控制外围电路。

图3是示出根据本发明的实施例的半导体存储器装置的存储块的电路图。例如，图3的存储块可以是图2中所示的存储器单元阵列200的存储块211中的任意一个。

参照图3，示例性存储块211可以包括联接至行解码器240的多个字线WL0至WLn-1、漏极选择线DSL和源极选择线SSL。这些线可平行于DSL与SSL之间的多个字线布置。

示例性存储块211进一步可以包括分别联接到位线BL0至BLm-1的多个单元串221。每列的单元串可以包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。在所示的实施例中，每个单元串具有一个DST和一个SST。在单元串中，多个存储器单元或存储器单元晶体管MC0至MCn-1可以串联联接在选择晶体管DST和SST之间。每个存储器单元可以形成为存储数据信息的单层单元(SLC)、多层单元(MLC)、三层单元(TLC)、四层单元(QLC)或更高层单元。

每个单元串中的SST的源极可以联接到公共源极线CSL，并且每个DST的漏极可以联接到对应的位线。单元串中的SST的栅极可以联接到SSL，并且单元串中的DST的栅极可以联接到DSL。横跨单元串的存储器单元的栅极可以联接到相应的字线。也就是说，存储器单元MC0的栅极联接到对应的字线WL0，存储器单元MC1的栅极联接到对应的字线WL1等。联接到特定字线的存储器单元组可以被称为物理页面。因此，存储块211中的物理页面的数量可以对应于字线的数量。

如前所述，页面缓冲器阵列250可以是包括联接到位线BL0至BLm-1的多个页面缓冲器251的页面缓冲器阵列的形式。页面缓冲器251可以响应于页面缓冲器控制信号而进行操作。例如，在读取操作或验证操作期间，页面缓冲器251可以临时存储通过位线BL0至BLm-1接收的数据，或者感测位线的电压或电流。

存储块211可以包括特定容量的NAND型或NOR型闪速存储器单元。存储器单元阵列210还可以实施为其中组合了两种或更多种类型的存储器单元的混合闪速存储器，或者实施为其中控制器嵌入存储器芯片内的1-NAND闪速存储器。包括例如NAND MLC、TLC、QLC的更高容量的NAND型闪速存储器单元的存储块211在本发明中具有特别的适用性。

如前所述，增加用于实施NAND型闪速存储器200的存储器单元的容量已经导致可靠性问题。发明人发现该缺点可以用于相反的目的，即，块和页面中的故障可以用作芯片识别和真随机数生成(TRNG)的唯一性的来源(source of uniqueness)。现代的MLC、TLC和QLCNAND闪速存储器装置200倾向于具有大规模的ECC引擎，该ECC引擎越过(negotiate)固有的NAND不稳定性的影响。然而，在读取(原始读取模式)和写入操作期间停用ECC组件130和扰频器170允许提取不太稳定的位并且使用这些位来生成均匀分布的随机位。因此，在读取操作期间，NAND的一个块可以单独用于生成随机数序列。根据本发明实施例的TRNG技术不需要额外的电路用于其实施，并且可以在原始模式的读取操作期间提取随机数。原始模式指示在ECC组件130和扰频器170被停用的情况下的读取操作。

根据本发明的各个实施例，提供了一种基于由例如TLC存储器单元的具有高容量的存储器单元实现的NAND型闪速存储器装置200的真随机序列生成的技术或算法。生成进程基于从MLC/TLC/QLC NAND 200的存储器单元的唯一性特性中的噪声提取。本发明的技术基于使用现有固件功能实施的PUF。因此，本技术不需要重新设计例如片上系统(SoC)的现有存储器系统10，并且可以直接根据固件级别使用。

根据实施例，TRNG算法具有两个阶段或时期。第一阶段是注册，在读取操作期间定位噪声位的位置。第二阶段是操作，从注册阶段确定的它们各自的位置读取噪声位。

图4是示出注册阶段的流程图400。图4所示的步骤是示例性的。本领域技术人员将理解的是，可以执行附加的和/或替代的步骤，或者可以改变步骤的顺序，以实现本发明的各方面，而不背离本文公开的发明构思。

在步骤401中，从NAND型存储器装置200中的保留区域中选择存储块。保留区域代表用于预留空间(over-provisioning)的存储块。

在步骤402中，擦除选择存储块中的所有内容。在擦除选择存储块之后，在步骤403中，以原始模式(即，在该操作期间ECC组件130和扰频器170被停用)将全零模式写入该块。

接下来，在步骤404中，针对选择存储块的每个页面p

在步骤405中，针对所有P个页面内的每个位b

图5是示出选择页面p

重新参照图4，在步骤406中，选择具有最高Ψ值的位作为真随机数序列的来源。选择的位的数量基于结合图6进行描述的寄存器的大小L。例如，如果L＝3，则选择具有最高Ψ值的3个位。

在注册之后，执行TRNG算法或进程的操作阶段。图6是示出操作阶段的流程图600。图6所示的步骤是示例性的。本领域技术人员将理解的是，可以执行附加的和/或替代的步骤，或者可以改变步骤的顺序，以实现本发明的各方面，而不背离本文公开的发明构思。

在步骤601中，确定寄存器R

在步骤602中，关于来自具有最高Ψ分值的阵列A的噪声位的信息被存储到诸如图7所示的特殊数据结构700。位p'

在步骤603中，为循环迭代初始化索引k＝0。

在步骤604中，以原始模式读取页面p'

在步骤605中，提取L个位p'

在步骤606中，将k递增模K，然后该进程返回到步骤604。

作为示例，对SSD进行测试以显示该技术的随机性。

在注册阶段，以原始模式选择、擦除块0x84并将零写入块0x84，这构成步骤401至403。在步骤404中，以原始模式重复读取操作R＝1000次。

可以通过为每个位计算两个指标来估计每个位的随机性(步骤405)。这些指标是均匀性(U)和位翻转率(BFR)。

例如，如果有5次读取操作，并且获得的值为1 1 0 1 0，则U＝1-2*|3/5-0.5|＝1-2*0.1＝0.8。

例如，如果B＝5并且获得的值为1 1 0 1 0，则BFR＝((1 xor 1)+(1 xor 0)+(0xor 1)+(1 xor 0))/4＝3/4＝0.75。

基于U和BFR噪声特性，可以按如下方式为每个位计算(Ψ)：Ψ＝α×U+β×BFR，其中α，β是可调参数，其确定均匀性或位翻转速率的重要性。

在图8所示的表1中总结该示例。

因此，增加唯一性的重要性，可以认为序列0 0 0 1 1 1比1 1 0 1 0 1更随机。但是，通常BFR更重要并且与唯一性相关。因此，第三种情况更为现实。

在步骤406中，基于在步骤405中获得的信息来计算阵列(例如，阵列A)。

选择索引为0x42的页面以显示噪声位位置的唯一性。图9示出对于相同的SSD样本，在块0x84内具有索引0x42的页面的噪声值(Ψ)。

在操作阶段的步骤1中，寄存器R

在步骤3中，k＝0(K＝2)。如下迭代地执行操作阶段中的步骤4至6。

步骤4：读取p'

步骤5：如图11所示，在位置0x4、0x7,...,0x42从页面p'

步骤6：k＝1。

步骤4：读取p'

步骤5：如图11所示，在位置0x6、0x19,...,0x51从页面p'

步骤6：k＝0。

步骤4：读取p'

步骤5：在位置0x4、0x7,...,0x42从页面p'

步骤6：k＝0。

因此，从SSD获得800,000位的序列。所生成的序列包含400,188个0(50.02％)和398,812个1(49.98％)。实验证实了在NAND存储器单元中噪声位的均匀分布的假设。

根据本发明的实施例，NAND结构可以成功地用于从存储器装置提取唯一性。现有的基于NAND的存储装置对于在没有扰频和ECC的情况下进行的读取操作和写入操作是非常不可靠的。因此，可以利用该缺点来生成真随机数序列。本文公开的方法基于使用现有固件功能实施的PUF。

根据本发明的实施例的真随机数生成器(TRNG)设计具有以下优点。该设计不需要额外的电路(硬件开销)用于其实施。即使知道其配置，也无法在同一装置的不同实例中再生成所产生的序列。可以使用参数L和K重新配置设计。噪声特性Ψ指标可以针对特定要求而进行调整。

本发明的应用包括数字安全性。例如，本文公开的方法可以用于仅使用固件功能来生成安全协议实施所需的真随机数。因此，根据本发明实施例的基于PUF的TRNG可以被用于提高存储器装置的安全性而无需额外的硬件成本并且仅使用内部固件命令。

尽管为了清楚和理解的目的已经详细说明和描述了前述实施例，但是本发明不限于所提供的细节。如本领域技术人员根据前述公开内容将理解的，存在实施本发明的许多替代方式。因此所公开的实施例是说明性的而非限制性的。