一种基于LPC总线的FARM读写电路及其方法

摘要

一种基于LPC总线的FARM读写电路及其方法，所要解决的问题是如何使FARM在飞行控制系统中有效的快速进行读写。本发明的技术方案是：CPU的传输数据包括：数据信号LAD[3:0]、时钟信号PCICLK和控制信号SERIRQ、LDRQ#、LFRAM#和PCIRST#，上述传输数据通过LPC总线与F85266进行通信，F85226协议芯片将LPC总线信号转换成本地ISA总线，本地ISA总线的低18位数据总线通过18bit地址信号、16bit数据信号、读写使能信号和高低字节选择信号对FRAM进行数据读写；本发明的优点是解决的512kB大空间存储器“无限次”数据读写的实施方案，避免通过FPGA转换过程需要编程的难点问题。

说明书

技术领域：

本发明涉及读写电路技术领域，具体涉及一种基于LPC总线的FARM读写电路。

背景技术：

在飞机控制系统中，需要周期地实时存储和读取512kB数据，由于自然环境的变化瞬息万变，飞行员需要实时检测飞行环境的变化以及飞机的各项状况指标，因此，需要设计一款可以长期快速的读取数据的装置。

FRAM是一种随机存取存储器，它可以进行1014次读写，完全满足使用要求。但如何将FARM有效的利用并在飞行控制系统中进行运行就成为快速读写的必要条件，如果通过一定的方法将相应的信号进行转换后才能够进行使用就无法达到快速反应的目的。目前还没有可以满足相应要求的转换装置或转换方法。

实际控制系统中多是高速串行总线，如PCIe，SATA和LPC等，需要通过一定转换芯片或FPGA等方法将信号进行转换才可以进行使用。

本发明所要解决的问题是如何使FARM在飞行控制系统中有效的快速进行读写。

发明内容

本发明所要解决的问题是如何使FARM在飞行控制系统中有效的快速进行周期性读写。

本发明提供一种基于LPC总线的FARM读写电路。

本发明的技术方案是：通过现有的协议转换芯片或FPGA将控制系统现有的高速串行总线转换成本地总线，控制512kB的FRAM无限次读写操作。

CPU的传输数据包括：数据信号LAD[3:0]、时钟信号PCICLK和控制信号SERIRQ、LDRQ#、LFRAM#和PCIRST#，上述传输数据通过LPC总线与F85266进行通信，F85226协议芯片将LPC总线信号转换成本地ISA总线，本地ISA总线的低18位数据总线通过18bit地址信号、16bit数据信号、读写使能信号和高低字节选择信号对FRAM进行数据读写；

FARM读写电路的读写方法，其特征是：包括以下步骤：

1)CPU将需要写入的数据及目标地址通过LPC数据总线LAD[3:0]发送给协议转换芯片F85226进行数据转换，

2)由于LPC总线只有4位并行总线，因此，F85226将5组LPC总线的数据拼接成一组18bit并行数据，同时，将4组LPC总线的地址数据拼接成一组16bit并行地址；

3)F85226接收完成CPU数据后，将FRAM写相关的控制信号置成有效状态，然后将数据写入到FRAM的目标地址中；

4)FRAM读数据流程：CPU将需要读数据的目标地址通过数据总线LAD[3:0]发送给协议转换芯片F85226进行数据转换；

由于LPC总线只有4位并行总线，因此，F85226需要将4组LPC总线的地址数据拼接成一组16bit并行地址；

F85226在接收完成CPU数据后，将FRAM读相关的控制信号置成有效状态，然后根据目标地址将FRAM中数据读出，并将18bit数据拆分成5组4bit数据后通过LPC数据总线LAD[3:0]发送给CPU。

本发明的优点是：

解决的512kB大空间存储器“无限次”数据读写的实施方案实现方案比较简单，只通过一颗标准协议芯片进行数据转换即可以满足要求，避免通过FPGA转换过程需要编程的难点问题。

附图说明

图1是本发明的线路连接示意图。

具体实施方式

如图1所示，本发明所设计的实现方案中，系统CPU通过LPC总线与协议转换芯片F85226进行通讯，其通讯信号主要包含数据信号LAD[3:0]、时钟信号PCICLK和控制信号SERIRQ、LDRQ#、LFRAM#和PCIRST#等。F85226协议芯片可以将LPC总线信号转换成本地ISA总线，其中ISA总线包含20位地址总线。本发明根据实际需求，只使用ISA总线低18位数据总线。本地ISA总线通过18bit地址信号、16bit数据信号、读写使能信号和高低字节选择信号对FRAM进行数据读写。FRAM芯片选型为Cypress公司的FM22L16-55-TG。

系统读写数据工作流程如下：

FRAM写数据流程：CPU将需要写入的数据及目标地址通过LPC数据总线LAD[3:0]发送给协议转换芯片F85226进行数据转换，由于LPC总线只有4位并行总线，因此，F85226需要将5组LPC总线的数据拼接成一组18bit并行数据，同时，将4组LPC总线的地址数据拼接成一组16bit并行地址。F85226接收完成CPU数据后，将FRAM写相关的控制信号置成有效状态，然后将数据写入到FRAM的目标地址中。

FRAM读数据流程：CPU将需要读数据的目标地址通过数据总线LAD[3:0]发送给协议转换芯片F85226进行数据转换，由于LPC总线只有4位并行总线，因此，F85226需要将4组LPC总线的地址数据拼接成一组16bit并行地址。F85226在接收完成CPU数据后，将FRAM读相关的控制信号置成有效状态，然后根据目标地址将FRAM中数据读出，并将18bit数据拆分成5组4bit数据后通过LPC数据总线LAD[3:0]发送给CPU。