一种基于FPGA高速SerDes的Idelay实时调整方法

摘要

本发明涉及一种基于FPGA高速SerDes的Idelay实时调整方法，属于高速串行数据传输领域。一种可以实时且动态的Idelay调整方法，可以消除由于PCB布线，管脚延时，温度等环境变化引起的time skew。本发明采用的技术方案是将SerDes输入的P端作为主支路，将N端作为从支路，并将主从支路的Idelay值相差1/2的数据跳变周期，根据传输链路中的“0”，“1”跳变时刻，实时分析采样值，从而获得合适的Idelay值。