用于存储器装置中的时钟信号对准的方法以及采用所述方法的存储器装置及系统

摘要

本申请案涉及用于存储器装置中的时钟信号对准的方法以及采用所述方法的存储器装置及系统。存储器模块或电子系统的存储器装置或其它组件可使经接收时钟信号偏移。例如，所述存储器装置可接收具有用于系统的标称操作速度或频率的时钟信号，且所述存储器装置可基于其它操作因素(例如其它信号的速度或频率、物理约束、从主机装置接收的指示等)调整所述时钟信号或使所述时钟信号偏移。时钟偏移值可基于例如命令/地址信令的传播。在一些实例中，存储器模块可包含可管理或协调所述模块上的各种存储器装置当中或之间的时钟偏移的寄存时钟驱动器RCD、集线器或本地控制器。时钟偏移值可经编程到模式寄存器或若干模式寄存器。

说明书

技术领域

本发明大体上涉及半导体存储器装置，且更特定来说，涉及用于存储器装置中的时钟信号对准的方法以及采用所述方法的存储器装置及系统。

背景技术

存储器装置广泛地用于存储与例如计算机、无线通信装置、相机、数字显示器等的各种电子装置相关的信息。通过对存储器单元的不同状态进行编程来存储信息。存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、静态RAM(SRAM)、动态RAM(DRAM)、同步动态RAM(SDRAM)等。存储器装置可为易失性的或非易失性的。改进存储器装置通常可包含增加存储器单元密度，增加读取/写入速度或以其它方式减少操作时延，增加可靠性，增加数据保留，减少功耗或降低制造成本，以及其它度量。

发明内容

根据本申请案的一方面，提供一种设备。所述设备包括：多个存储器装置；时钟树，其经配置以将时钟信号传播到所述存储器装置中的每一者；及命令/地址总线，其经耦合到所述存储器装置中的每一者且经配置以将命令/地址信号传输到所述存储器装置中的每一者；其中所述多个存储器装置中的第一存储器装置经配置以：确定所述第一存储器装置的操作速度，基于所述经确定速度从多个时钟偏移值选择时钟偏移值，及使在所述存储器装置处从所述时钟树接收的所述时钟信号偏移达所述选定时钟偏移值。

根据本申请案的另一方面，提供一种设备。所述设备包括：经配置以确定存储器装置是在第一速度下还是在与所述第一速度不同的第二速度下操作的电路；及经配置以进行以下操作的电路：响应于确定所述存储器装置在所述第一速度下操作，使经接收时钟信号偏移达对应于所述第一速度的第一量，且响应于确定所述存储器装置在所述第二速度下操作，使所述经接收时钟信号偏移达对应于所述第二速度的第二量。

根据本申请案的又一方面，提供一种方法。所述方法包括：确定存储器装置的操作速度；基于所述经确定速度从多个时钟偏移值选择用于所述存储器装置的时钟偏移值；及使在所述存储器装置处接收的时钟信号偏移达所述选定时钟偏移值。

附图说明

图1是示意性地说明根据本技术的实施例的存储器装置的简化框图。

图2是示意性地说明根据本技术的实施例的存储器模块的简化框图。

图3是示意性地说明根据本技术的实施例的存储器模块的时钟树的简化框图。

图4是示意性地说明根据本技术的实施例的存储器模块的命令/地址总线的简化框图。

图5是示意性地说明根据本技术的实施例的在实施时钟偏移之前在存储器装置处接收的时钟信号及命令/地址信号的失准的简化示意性数据眼图。

图6是示意性地说明根据本技术的实施例的存储器装置内的时钟信号及命令/地址信号的对准的简化示意性数据眼图。

图7是示意性地说明根据本技术的实施例的存储器系统的简化框图。

图8是说明根据本技术的实施例的操作存储器系统的方法的流程图。

图9是说明根据本技术的实施例的操作存储器装置的方法的流程图。

具体实施方式

半导体存储器通常提供在例如双列直插式存储器模块(DIMM)的存储器模块中以用于系统应用。这些模块可包含多个存储器装置，每一存储器装置经连接到时钟树以将时钟信号分配给所述存储器装置，且经连接到命令/地址总线以将命令/地址信号分配给所述存储器装置。因为命令/地址总线及时钟树的拓扑可不同(例如，命令/地址总线可采用单端信令菊花链拓扑，而时钟树可采用差分信令菊花链拓扑)，所以其可利用所述模块的单独迹线来实施。在此布置中，确保时钟信号及命令/地址信号良好对准地到达所述模块上的每一存储器装置处会带来重大挑战。用于调谐时钟信号及命令/地址信号的对准的常规方法涉及在存储器模块的设计及/或制造期间的谨慎迹线路由优化。尽管这种方法对在较低时钟速度及较低数据速率下操作的存储器装置已足够，但是随着时钟速率及数据速率增加，这种方法难以提供足够对准。

迹线路由优化方法的进一步缺点是其不足以优化能够在不同时钟速度及数据速率下操作的存储器模块。在存储器的一个操作速度下可提供良好时钟信号及命令/地址信号对准的迹线路由优化可能无法在存储器的不同操作速度下为令人满意的功能提供充分对准。因此，需要在能够在不同速度(例如，不同时钟速度及/或数据速率)下操作的存储器模块上的存储器装置中提供更好的时钟信号及命令/地址信号对准。

因此，本技术的若干实施例涉及存储器装置、包含存储器装置的系统及操作存储器装置的方法，其中通过在每一存储器装置处实施对应于所述存储器装置的操作速度的时钟偏移来改进时钟信号及命令/地址信号对准。本发明的实施例可在存储器模块的每一存储器装置处实施不同的预定时钟偏移，而非仅依赖于在模块设计期间的迹线路由优化，其中每一偏移对应于存储器装置及/或存储器模块的当前操作速度，以跨各种各种的操作速度提供改进的时钟信号及命令/地址信号对准。在一个实施例中，一种存储器装置包括：经配置以确定存储器装置是在第一速度下还是在与所述第一速度不同的第二速度下操作的电路；及经配置以进行以下操作的电路：响应于确定所述存储器装置在所述第一速度下操作，使经接收时钟信号偏移达对应于所述第一速度的第一量，且响应于确定所述存储器装置在所述第二速度下操作，使所述经接收时钟信号偏移达对应于所述第二速度的第二量。

图1是示意性地说明根据本技术的实施例的存储器装置100的框图。存储器装置100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150可包含多个存储器组(例如，在图1的实例中是存储器组0到15)，且每一存储器组可包含多个字线(WL)、多个位线(BL)及布置在所述字线及所述位线的交点处的多个存储器单元。字线WL的选择可由行解码器140来执行，且位线BL的选择可由列解码器145来执行。感测放大器(SAMP)可为对应位线BL提供且经连接到至少一个相应本地I/O线对(LIOT/B)，其继而可经由传输门(TG)耦合到至少一个相应主I/O线对(MIOT/B)，所述传输门(TG)可用作开关。

存储器装置100可采用多个外部端子，所述多个外部端子包含耦合到命令总线及地址总线以分别接收命令信号CMD及地址信号ADDR的命令端子及地址端子。所述存储器装置可进一步包含：芯片选择端子，其用于接收芯片选择信号CS；时钟端子，其用于接收时钟信号CK及CKF；数据时钟端子，其用于接收数据时钟信号WCK及WCKF；数据端子DQ、RDQS、DBI及DMI；电力供应端子VDD、VSS、VDDQ及VSSQ；及(若干)裸片上终止端子ODT。

可从外部向命令端子及地址端子供应地址信号及存储器组地址信号。可经由命令/地址输入电路105将供应到地址端子的地址信号及存储器组地址信号传送到地址解码器110。地址解码器110可接收地址信号且将经解码行地址信号(XADD)供应到行解码器140，并将经解码列地址信号(YADD)供应到列解码器145。地址解码器110还可接收存储器组地址信号(BADD)且将存储器组地址信号供应到行解码器140及列解码器145。

可从存储器控制器向命令端子及地址端子供应命令信号CMD、地址信号ADDR及芯片选择信号CS。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，其可包含读取命令及写入命令)。选择信号CS可用于选择存储器装置100来响应于提供到命令端子及地址端子的命令及地址。当将有效CS信号经提供到存储器装置100时，可对命令及地址进行解码且可执行存储器操作。可经由命令/地址输入电路105将命令信号CMD作为内部命令信号ICMD提供到命令解码器115。命令解码器115可包含用于对内部命令信号ICMD进行解码以生成用来执行存储器操作的各种内部信号及命令(例如，用于选择字线的行命令信号及用于选择位线的列命令信号)的电路。内部命令信号还可包含输出及输入激活命令，例如时控命令CMDCK。

当发出读取命令且及时与读取命令一起供应行地址及列地址时，可从由这些行地址及列地址指定的在存储器阵列150中的存储器单元读取读取数据。可由命令解码器115接收读取命令，所述命令解码器115可将内部命令提供到输入/输出电路160，使得可根据RDQS时钟信号经由读取/写入放大器155及输入/输出电路160从数据端子DQ、RDQS、DBI及DMI输出读取数据。可在由读取时延信息RL定义的时间提供读取数据，所述读取时延信息RL可经编程在存储器装置100中，例如编程在模式寄存器(图1中未展示)中。可根据CK时钟信号的时钟循环定义读取时延信息RL。例如，读取时延信息RL可为当提供相关联读取数据时在由存储器装置100接收读取命令之后的CK信号的时钟循环的数目。

当发出写入命令且及时与所述命令一起供应行地址及列地址时，可根据WCK及WCKF时钟信号将写入数据供应到数据端子DQ、DBI及DMI。可由命令解码器115接收写入命令，所述命令解码器115可将内部命令提供到输入/输出电路160，使得写入数据可由输入/输出电路160中的数据接收器接收，且经由输入/输出电路160及读取/写入放大器155供应到存储器阵列150。写入数据可经写入在由行地址及列地址指示的存储器单元中。可在由写入时延信息WL定义的时间将写入数据提供到数据端子。写入时延信息WL可经编程在存储器装置100中，例如编程在模式寄存器(图1中未展示)中。可根据CK时钟信号的时钟循环定义写入时延信息WL。例如，写入时延信息WL可为当接收相关联写入数据时在由存储器装置100接收写入命令之后的CK信号的时钟循环的数目。

可向电力供应端子供应电力供应电势VDD及VSS。可将这些电力供应电势VDD及VSS供应到内部电压生成器电路170。内部电压生成器电路170可基于电力供应电势VDD及VSS生成各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP可在行解码器140中使用，内部电势VOD及VARY可在存储器阵列150中包含的感测放大器中使用，且内部电势VPERI可在许多其它电路块中使用。

还可向电力供应端子供应电力供应电势VDDQ。可将电力供应电势VDDQ与电力供应电势VSS一起供应到输入/输出电路160。在本技术的实施例中，电力供应电势VDDQ可为与电力供应电势VDD相同的电势。在本技术的另一实施例中，电力供应电势VDDQ可为与电力供应电势VDD不同的电势。然而，专用电力供应电势VDDQ可用于输入/输出电路160，使得由输入/输出电路160产生的电力供应噪声不会传播到其它电路块。

可向(若干)裸片上终止端子供应裸片上终止信号ODT。可将裸片上终止信号ODT供应到输入/输出电路160以指示存储器装置100进入裸片上终止模式(例如，以在存储器装置100的其它端子中的一或多者处提供预定数目个阻抗电平中的一者)。

可向时钟端子及数据时钟端子供应外部时钟信号及互补的外部时钟信号。可将外部时钟信号CK、CKF、WCK、WCKF供应到时钟输入电路120。CK及CKF信号可为互补的，且WCK及WCKF信号也可为互补的。互补时钟信号可具有相反时钟电平且可同时可相反时钟电平之间转变。例如，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，且当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。

时钟输入电路120中包含的输入缓冲器可接收外部时钟信号。例如，当由来自命令解码器115的CKE信号启用时，输入缓冲器可接收CK及CKF信号以及WCK及WCKF信号。时钟输入电路120可接收外部时钟信号以生成内部时钟信号ICLK。可将内部时钟信号ICLK供应到内部时钟电路130。内部时钟电路130可基于所接收的内部时钟信号ICLK及来自命令/地址输入电路105的时钟启用信号CKE提供各种相位及频率控制的内部时钟信号。例如，内部时钟电路130可包含时钟路径(图1中未展示)，所述时钟路径接收内部时钟信号ICLK且将各种时钟信号提供到命令解码器115。内部时钟电路130可进一步提供输入/输出(IO)时钟信号。IO时钟信号可经供应到输入/输出电路160且可用作用于确定读取数据的输出时序及写入数据的输入时序的时序信号。可在多个时钟频率下提供IO时钟信号，使得可在不同数据速率下从存储器装置100输出数据及将数据输入到存储器装置100。当期望高存储器速度时，较高时钟频率可为合意的。当期望较低功耗时，较低时钟频率可为合意的。还可将内部时钟信号ICLK供应到时序生成器135且因此可生成各种内部时钟信号。

根据本发明的一个方面，存储器装置100可经配置以确定存储器装置100的操作速度(例如，时钟速度及/或数据速率)且从多个预定时钟偏移值选择对应于经确定速度的时钟偏移值并实施所述时钟偏移值，以在存储器装置100处提供改进的时钟信号及命令/地址信号对准。例如，时钟输入电路120可包含用于测量经接收时钟信号(例如互补时钟信号CK及CKF及/或互补数据时钟信号WCK及WCKF)的时钟速度的电路。基于经确定速度，时钟输入电路120或另一逻辑电路可选择(例如，从存储器装置100的模式寄存器)对应于经测量速度的预定时钟偏移值，且通过例如使(若干)经接收时钟信号相对于经接收命令/地址信号延迟达时钟偏移值或使(若干)经接收时钟信号相对于经接收命令/地址信号提前达时钟偏移值(例如，通过使在命令/地址输入电路105接收的命令/地址信号延迟)来实施时钟偏移。

根据本技术的一个方面，存储器装置还可经配置以通过从例如存储器控制器或所连接主机装置接收指定存储器装置的操作速度(例如，时钟速度或数据速率)的指示来确定其速度。在另一实施例中，与本技术的各个实施例相一致，存储器装置可经配置以通过测量内部生成的时钟信号或以所属领域技术人员已知的数种其它方法中的任一者来确定其速度。

根据本发明的一个方面，存储器装置100可包含内含多个时钟偏移值的模式寄存器或其它数据存储区，每一时钟偏移值对应于所述存储器装置的操作速度。以这种方式，所述存储器装置可由所连接主机装置在多种速度中的任一者下操作，且所述存储器装置可在每一速度下选择并实施经预定的时钟偏移值以提供恰当时钟信号及命令/地址信号对准。这个特征允许存储器装置100尤其在沿着时钟树及命令/地址总线的不同位置处包含多种存储器装置的存储器模块中良好地起作用，每一存储器装置因此针对每一预期操作速度具有不同时钟偏移值，例如根据本技术的实施例在图2中以简化框图示意性地说明的存储器模块。

如参考图2可见，存储器模块200(例如，双列直插式存储器模块(DIMM))可包含衬底(例如，印刷电路板(PCB)等)，所述衬底具有用于与所连接主机装置进行通信的边缘连接器202、多个存储器装置203(举例来说，例如DRAM存储器装置)。存储器模块200还可包含寄存时钟驱动器(RCD)204，所述寄存时钟驱动器(RCD)204用于从边缘连接器202接收时钟及命令/地址信号且通过时钟树205及命令/地址总线206将信号重新驱动到/分配给存储器装置203。所述模块还可包含直接在存储器装置203与所述边缘连接器之间的用于与所连接主机装置交换数据的数据连接(未展示)。

因为每一存储器装置203相对于时钟树205及命令/地址总线206处于不同物理及拓扑位置，所以在每一存储器装置203处从RCD 204接收的时钟及命令/地址信号的传播延迟204可能变动。在常规方法中，这个挑战将通过优化时钟树205及命令/地址总线206的迹线的布局(例如，通过选择时钟树205及命令/地址总线206的迹线的长度、电阻、阻抗及其它方面以减轻信号传播中的不同延迟)来解决。如上文更详细地阐述，这种方法可能够针对单个速度(例如，单个时钟速度及/或数据速率)下的操作进行优化，但是当在与针对其优化所述方法的速度不同的速度下操作时，此存储器模块在一些(如果不是全部)存储器装置处可能遇到信号失准。

因此，本技术的实施例可提供一种存储器模块，其中存储器装置各自经配置以确定存储器装置的操作速度，以基于(例如，对应于)经确定速度从多个时钟偏移值选择时钟偏移值，且使时钟信号相对于命令/地址信号偏移达选定时钟偏移值。多个时钟偏移值可经存储在每一存储器装置的模式寄存器或其它数据存储区中，如上文更详细地阐述。因为存储器模块中的每一存储器装置在时钟树及命令/地址总线的拓扑中位于不同位置，所以可独立地确定每一存储器装置在每一预期操作速度下的时钟偏移值。可在调谐操作中执行填充每一存储器装置的模式寄存器。为了独立地确定针对每一存储器装置的每一预期操作速度的每一时钟偏移值，可在制造所述模块之后执行每一存储器装置在每一速度下的不同时钟偏移值的迭代测试且将所述值存储在每一存储器装置的模式寄存器(或其它数据存储区)中。

根据本技术的各个实施例，在图3及4的简化框图中示意性地提供存储器模块的时钟树及命令/地址总线的不同拓扑的实例。如参考图3可见，存储器模块的时钟树300可包含差分迹线305，所述差分迹线305将来自RCD 304的差分时钟信号并行地提供到多个存储器装置303中的每一者。可在具有高电阻及低电容(例如，分别是36Ω及0.01μF)的终止块307处终止所述信号。在图4中，相比之下，存储器模块的命令/地址总线400可包含迹线406，所述迹线406将来自RCD 404的命令/地址信号提供到若干并联电路中的多个存储器装置403中的每一者。每一并联电路可通过经由例如20Ω电阻器连接到终止电压(V

当时钟信号及命令/地址信号在存储器装置处未良好地对准时，性能可能由于例如经错误地解码的命令及地址而受损。图5是示意性地说明根据本技术的实施例的在实施时钟偏移之前在存储器装置处接收的时钟信号及命令/地址信号的失准的简化示意性数据眼图。如参考图5的数据眼图500可见，比命令/地址信号506的每一数据眼的中间提前很多地提供时钟信号505的每一上升边缘。因为命令/地址信号大体上与时钟信号505的上升边缘同时取样时，所以这个不良对准可能致使一些命令/地址信号506在其已稳定到其预期的高或低值之前(例如，仍在上升或下降时时)取样。因此，如上文更详细地阐述，实施时钟偏移值可通过使时钟信号延迟达时钟偏移值或替代地通过使时钟信号提前达相同量(例如，通过使命令/地址信号相对于时钟信号延迟)来解决在存储器装置处接收的信号的失准。

图6是示意性地说明根据本技术的实施例的存储器装置内的时钟信号及命令/地址信号的对准的简化示意性数据眼图。如参考图6的数据眼图600可见，在存储器装置内实施时钟偏移值之后，时钟信号605的每一上升边缘被提供为与命令/地址信号606的每一数据眼的中间良好地对准。因此，与时钟信号605的上升边缘同时取样的命令/地址信号更有可能已稳定到其预期的高或低值，且不太可能被错误地解码。

图7是示意性地说明根据本技术的实施例的存储器系统700的简化框图。存储器系统700包含可操作地耦合到存储器模块720(例如，双列直插式存储器模块(DIMM))的主机装置710。存储器模块720可包含通过一或多个总线(例如总线740)可操作地连接到多个存储器装置750的控制器或RCD 730。根据本发明的一个方面，存储器装置750可各自检测存储器系统700及/或每一存储器装置750的操作速度(例如，通过测量或接收所述操作速度的指示)且实施时钟偏移以提供从控制器或RCD 730接收的时钟信号与命令/地址信号之间的改进的对准，如上文更详细地阐述。

尽管在前述实例实施例中，已相对于DRAM装置说明及描述存储器模块及装置，但是本技术的实施例可应用于其它存储器技术，包含SRAM、SDRAM、NAND及/或NOR快闪存储器、相变存储器(PCM)、磁性RAM(MRAM)、铁电RAM(FeRAM)等。此外，尽管已将存储器模块说明及描述为具有特定数目个存储器装置的双列直插式存储器模块(DIMM)，但是本发明的实施例可包含更多或更少存储器装置，及/或涉及其它存储器模块或封装格式(例如，单列直插式存储器模块(SIMM)、小外形DIMM(SODIMM)、单列直插式引脚封装(SIPP)、自定义存储器封装等)。此外，尽管DIMM已描述及说明为具有专用RCD裸片，但是在其它实施例中，RCD裸片(及/或其它集成电路裸片，例如存储器控制器、处理器等)可或可不包含在存储器模块(例如，其中时钟树及命令/地址总线直接从存储器模块连接器连接到存储器装置的存储器模块)中。

图8是说明操作存储器装置的方法的流程图。所述方法包含确定存储器装置的操作速度(框810)。根据本发明的一个方面，框810的确定特征可利用时钟输入电路120或命令/地址输入电路105来实施，如上文在图1中更详细地说明。所述方法进一步包含基于经确定速度从多个时钟偏移值选择时钟偏移值(框820)。根据本发明的一个方面，框820的选择特征可利用时钟输入电路120来实施，如上文在图1中更详细地说明。所述方法进一步包含使经接收时钟信号偏移达选定时钟偏移值(框830)。根据本发明的一个方面，框830的偏移特征可利用时钟输入电路120或命令/地址输入电路105来实施，如上文在图1中更详细地说明。所述方法可进一步包含与经偏移时钟信号(未说明)的上升边缘同时取样命令/地址信号。根据本发明的一个方面，前述取样特征可利用时钟输入电路120、命令/地址输入电路105、地址解码器110及/或命令解码器115来实施，如上文在图1中更详细地说明。

图9是说明配置存储器系统的方法的流程图。所述方法包含针对存储器系统中的每一存储器装置确定对应于存储器系统的第二速度的时钟偏移值(框910)。根据本发明的一个方面，框910的确定特征可利用RCD 204、控制器/RCD 730或主机装置710来实施，如上文在图2及7中更详细地说明。所述方法进一步包含针对存储器系统中的每一存储器装置确定对应于存储器系统的第二速度的第二时钟偏移值(框920)。根据本发明的一个方面，框920的确定特征可利用RCD 204、控制器/RCD 730或主机装置710来实施，如上文在图2及7中更详细地说明。所述方法进一步包含将分别对应于第一速度及第二速度的对应第一时钟偏移值及第二时钟偏移值存储在存储器系统的每一存储器装置中(框930)。根据本发明的一个方面，框930的存储特征可利用存储器装置100的命令/地址输入电路105、时钟输入电路120或模式寄存器(未展示)来实施，如上文在图1中更详细地说明。

应注意，上文所描述的方法描述可能的实施方案，且可重新布置或以其它方式修改操作及步骤且其它实施方案也是可能的。此外，可组合来自两种或更多种方法的实施例。

本文中所描述的信息及信号可使用多种不同技术及技艺中的任一者来表示。例如，贯穿上文描述可能引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示。一些附图可将信号说明为单个信号；然而，所属领域一般技术人员将理解，信号可表示信号总线，其中所述总线可具有多种位宽度。

本文中所论述的装置，包含存储器装置，可经形成在半导体衬底或裸片上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况下，所述衬底是半导体晶片。在其它情况下，所述衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含但不限于磷、硼或砷)进行掺杂来控制衬底或衬底的子区的电导率。可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段来执行掺杂。

本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。其它实例及实现方案在本发明及所附权利要求书的范围内。实施功能的特征还可物理地位于各种位置处，包含经分布使得功能的部分是在不同物理位置处实施。

如本文中所使用，包含在权利要求书中，如项目列表(例如，以例如“…中的至少一者”或“…中的一或多者”的短语开头的项目列表)中所使用的“或”指示包含性列表，使得例如，A、B或C中的至少一者的列表表示A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文中所使用，短语“基于”不应被解释为对封闭条件集的引用。例如，在不脱离本发明的范围的情况下，被描述为“基于条件A”的实例性步骤可基于条件A及条件B两者。换句话说，如本文中所使用，短语“基于”应以与短语“至少部分地基于”相同的方式进行解释。

根据前述内容，将明白，出于说明目的已在本文中描述本发明的特定实施例，但是可在不脱离本发明的范围的情况下进行各种修改。相反，在前文描述中，论述众多特定细节以提供对本技术的实施例的透彻及可行的描述。然而，相关领域技术人员将认识到，可在没有一或多个特定细节的情况下实践本发明。在其它情况下，未展示或未详细描述通常与存储器系统及装置相关联的众所周知结构或操作，以免模糊本技术的其它方面。通常，应理解，除本文中所揭示的那些特定实施例之外，各种其它装置、系统及方法也可在本技术的范围内。