数字模拟转换装置及其数字模拟转换方法

摘要

本发明提出一种数字模拟转换装置及其数字模拟转换方法。数字模拟转换装置包含信号产生电路及转换电路。信号产生电路产生两个重置信号。两个重置信号是互为反相的数字信号，且包含相同的位数。转换电路于第一频率信号处于第一电平时，转换数字数据信号为模拟数据信号，并于第一频率信号处于第二电平时，根据两个重置信号分别产生处于两个重置电平的模拟数据信号。

说明书

技术领域

本发明涉及一种数字模拟转换装置，且特别涉及应用归零技术的数字模拟转换装置。

背景技术

近来，电子产品中使用数字模拟转换器的需求渐增。在大部分的应用中，数字模拟转换必须具备良好的精确度。影响数字模拟转换的精确度的因素有很多，其中一种是符号间干扰(Inter symbol interference；ISI)。详细而言，数字模拟转换器包含电流单元，符号间干扰是指电流单元(current cell)处理不同输入数值引起的输出误差，例如，数字模拟转换器处理的输入数值为连续的多个高电平或是自一高电平转态至一低电平；不同输入数值切换于高电平与低电平之间会产生不同的上升时间(rising time)及下降时间(falling time)，因此造成前述的输出误差，即信号失真(distortion)而产生符元间干扰，如此将降低数字模拟转换的精度。

为了降低符号间干扰，前人提出一种模拟归零(return-to-zero)技术。通过模拟归零技术能降低符号间干扰，但如果数字模拟转换器的输出信号的上升时间(rise time)和下降时间(fall time)不一致，则模拟归零技术降低符号间干扰的效果会被打折扣。后来也有前人提出一种数字归零(digital return-to-zero)技术。通过数字归零技术能也降低符号间干扰，但之前的数字归零技术会产生额外的噪声(noise)，因此之前的数字归零技术并不适用于重视信号噪声比(SNR)的数字模拟转换器。我们提出一种新的数字归零技术，即使上升时间和下降时间不一致，也能有效降低符号间干扰，同时不会产生额外的噪声。

发明内容

在一些实施例中，一种数字模拟转换装置包含信号产生电路及第一转换电路。信号产生电路产生一第一重置信号及一第二重置信号，其中第一重置信号及第二重置信号是互为反相的数字信号且包含相同的位数。第一转换电路耦接信号产生电路。第一转换电路接收第一频率信号及数字数据信号，第一转换电路于第一频率信号处于第一电平的一第一周期时转换数字数据信号为第一模拟数据信号，并于第一频率信号处于第二电平的第二周期时根据第一重置信号产生重置后处于一第一重置电平的第一模拟数据信号，并于第一频率信号处于第二电平的第二周期时根据第二重置信号产生重置后处于一第二重置电平的第一模拟数据信号。

在一些实施例中，一种数字模拟转换方法包含信号产生电路产生数字信号的第一重置信号、信号产生电路产生数字信号的第二重置信号、第一转换电路接收第一频率信号、前述第一重置信号及第二重置信号、第一转换电路于第一频率信号处于第一电平的第一周期时转换数字数据信号为第一模拟数据信号、第一转换电路于第一频率信号处于第二电平的第二周期时根据第一重置信号产生重置后处于第一重置电平的第一模拟数据信号、以及第一转换电路于第一频率信号处于第二电平的第二周期时根据第二重置信号产生重置后处于第二重置电平的第一模拟数据信号。其中，前述的第二重置信号反相于第一重置信号，且第二重置信号与第一重置信号包含相同的位数。

综上所述，根据本发明的数字模拟转换装置的一些实施例，虽然数字模拟转换装置处理的数字数据信号随时间而变化，但在第二归零转换、数字模拟转换与第一归零转换之间，数字模拟转换装置的各电流单元电平改变(转态)的数量以及方向为固定。换言之，在每个介于第二归零转换、数字模拟转换与第一归零转换的时间区间，无论数字数据信号为连续的高电平，或是数字数据信号为切换于高电平与低电平之间，相对应于每个第一周期的数字信号的模拟输出信号皆伴随着固定的电荷增量或减量，也就是说，模拟信号输出的电荷增减和数字数据信号无关，如此将大幅地降低符号间干扰。

附图说明

图1示出根据本发明的数字模拟转换装置的一些实施例的电路方框示意图。

图2示出根据本发明的数字模拟转换方法的一些实施例的流程图。

图3示出图1中的数字模拟转换装置于运作时的各信号的一实施方式的波形图。

图4示出图2的数字数据信号与两重置信号的一实施方式的示意图。

图5示出图2的数字数据信号与两重置信号的另一实施方式的示意图。

图6示出图1的数字模拟转换装置的一实施方式的电路方框示意图。

图7示出图6的数字模拟转换装置于运作时的各信号的一实施方式的波形图。

具体实施方式

图1示出根据本发明的数字模拟转换装置的一些实施例的电路方框示意图。请参照图1，数字模拟转换装置1包含信号产生电路11及一转换电路(为方便描述，以下称为第一转换电路12)。其中，图1仅是以数字模拟转换装置1包含一位的第一转换电路12为例。信号产生电路11耦接第一转换电路12。信号产生电路11产生两个重置信号(以下分别称为第一重置信号S1及第二重置信号S2)。第一重置信号S1及第二重置信号S2互为反向的数字信号且包含相同的位数。

举例来说，第一重置信号S1及第二重置信号S2所包含的相同的位数可为4，也就是第一重置信号S1及第二重置信号S2均包含4个位。并且，以第一重置信号S1及第二重置信号S2中处于高电平的位的数目为「2」为例，则第一重置信号S1及第二重置信号S2中处于低电平的位的数目亦为「2」。例如，第一重置信号S1的4个位由高位至低位依序可分别为「1」、「1」、「0」、「0」，第二重置信号S2的4个位由高位至低位依序可分别为「0」、「0」、「1」、「1」。在一些实施例中，数字数据信号D1和第一重置信号S1以及第二重置信号S2的「1」和「0」经由第一转换电路12所包含的电流单元转换出相同大小但方向相反的模拟信号，以+I、-I表示。

第一转换电路12接收信号产生电路11产生的第一重置信号S1及第二重置信号S2，且第一转换电路12接收来自于数据产生单元的一数字数据信号D1以及来自于频率产生单元的一频率信号(以下称为第一频率信号CLK1)。请合并参照图1至图4，其中，第一频率信号CLK1包含分别处于两电平的多个周期(以下将第一频率信号CLK1的两电平分别称为第一电平及第二电平，并将第一频率信号CLK1处于第一电平及第二电平的周期分别称为第一周期及第二周期)。第一转换电路12包含相应于具有多个位的数字数据信号D1的多个电流单元。第一转换电路12通过电流单元根据第一频率信号CLK1对数字数据信号D1进行数字模拟转换，并根据第一频率信号CLK1以及第一重置信号S1与第二重置信号S2进行归零(return tozero)转换而产生第一模拟数据信号V1。在一些实施例中，前述的第一电平反相于第二电平，第一电平可为高电平，例如逻辑「1」，第二电平可为低电平，例如逻辑「0」。

请合并参照图1及图2，图2示出根据本发明的数字模拟转换方法的一些实施例的流程图。数字模拟转换装置1在运作时，信号产生电路11产生第一重置信号S1及第二重置信号S2(步骤S01)；并且，在第一周期中，第一转换电路12在第一频率信号CLK1处于第一电平时进行数字模拟转换而将数字数据信号D1转换为第一模拟数据信号V1(步骤S02)。接着，在第二周期中，第一转换电路12在第一频率信号CLK1处于第二电平时根据第一重置信号S1进行归零转换(以下称为第一归零转换)而产生处于一重置电平(以下称为第一重置电平)的第一模拟数据信号V1(步骤S03)；并且，第一转换电路12在第一频率信号CLK1处于第二电平时根据第二重置信号S2进行另一归零转换(以下称为第二归零转换)而产生处于另一重置电平(以下称为第二重置电平)的第一模拟数据信号V1(步骤S04)。其中，第二重置电平可相同或不同于第一重置电平。

请合并参照图1至图4，图3示出数字模拟转换装置于运作时的各信号的一实施方式的波形图。其中，图3以数字模拟转换装置1接收到三个数字数据信号D1[1]、D1[2]、D1[3]且以第一重置电平及第二重置电平均为0V的电压值为例。第一转换电路12对数字数据信号D1[1]在第一周期中进行模拟转换而转换数字数据信号D1[1]为对应的第一模拟数据信号V1，且第一转换电路12在第二周期中先后根据第一重置信号S1及第二重置信号S2进行两归零转换而产生重置后处于0V的重置电平的第一模拟数据信号V1；接着，第一转换电路12对数字数据信号D1[2]在第一周期中进行模拟转换而转换数字数据信号D1[2]为对应的第一模拟数据信号V1，且第一转换电路12在第二周期中先后根据第一重置信号S1及第二重置信号S2进行两归零转换而产生重置后处于0V的重置电平的第一模拟数据信号V1；进一步，第一转换电路12对数字数据信号D1[3]在第一周期中进行模拟转换而转换数字数据信号D1[3]为对应的第一模拟数据信号V1，且第一转换电路12在第二周期中先后根据第一重置信号S1及第二重置信号S2进行两归零转换而产生重置后处于0V的重置电平的第一模拟数据信号V1。

接着请合并参照图1至图4，图4示出图2示例的数字数据信号D1[1]、D1[2]、D1[3]与两重置信号S1、S2的一实施方式的示意图。其中，图4以前述的第一重置信号S1的4个位由高位至低位分别为「1」、「1」、「0」、「0」以及第二重置信号S2的4个位由高位至低位分别为「0」、「0」、「1」、「1」为例，且图4以使用数据加权平均(data weighted averaging；DWA)技术的数字数据信号D1[1]至D1[3]为例。对数字数据信号D1[1]来说，在第一频率信号CLK1处于正缘前后，共有3个位的电平转态而改变，在第一频率信号CLK1处于负缘前后，共有1个位的电平转态而改变，也就是在第一周期前后共有4个位的电平改变。对数字数据信号D1[2]来说，在第一频率信号CLK1处于正缘前后，共有2个位的电平转态而改变，在第一频率信号CLK1处于负缘前后，共有2个位的电平转态而改变，也就是在第一周期前后亦有4个位的电平转态而改变。对数字数据信号D1[3]来说，在第一频率信号CLK1处于正缘前后，共有3个位的电平转态而改变，在第一频率信号CLK1处于负缘前后，共有1个位的电平转态而改变，也就是在第一周期前后亦有4个位的电平转态而改变。基此，对数字数据信号D1[1]、D1[2]、D1[3]来说，在第一频率信号CLK1处于正缘以及处于负缘前后，电平转态的位的数量(即，4)均为相同。

再者，在处理数字数据信号D1[1]至D1[3]的时间区间内，对第一转换电路12中处理最高位的电流单元来说，因数字数据信号D1[1]至D1[3]的不同而造成信号转态的方向均为固定(均自逻辑「0」转态至逻辑「1」)；对第一转换电路12中处理次高位的电流单元来说，因数字数据信号D1[1]至D1[3]的不同而造成信号转态的方向亦为固定(均自逻辑「0」转态至逻辑「1」)；对第一转换电路12中处理次低位的电流单元来说，因数字数据信号D1[1]至D1[3]的不同而造成信号转态的方向均为固定(均自逻辑「1」转态至逻辑「0」)；对第一转换电路12中处理最低位的电流单元来说，因数字数据信号D1[1]至D1[3]的不同而造成信号转态的方向均为固定(均自逻辑「1」转态至逻辑「0」)。

进一步，在图4示例的时间区间内，对第一转换电路12中处理最高位的电流单元来说，因数字数据信号D1[1]至D1[3]之不同而造成信号由逻辑「0」转态至逻辑「1」的次数为3；对第一转换电路12中处理次高位的电流单元来说，因数字数据信号D1[1]至D1[3]的不同而造成信号由逻辑「0」转态至逻辑「1」的次数亦为3，对第一转换电路12中处理次低位的电流单元来说，因数字数据信号D1[1]至D1[3]的不同而造成信号由逻辑「1」转态至逻辑「0」的次数亦为3，对第一转换电路12中处理最低位的电流单元来说，因数字数据信号D1[1]至D1[3]的不同而造成信号由逻辑「1」转态至逻辑「0」的次数亦为3，换言之，对第一转换电路12中处理各位的电流单元来说，因数字数据信号D1[1]至D1[3]的不同而造成信号转态的次数为固定(对各电流单元来说，因数字数据信号D1[1]至D1[3]的不同而造成信号转态的次数均为3)。

基此，第一转换电路12需处理因不同数字数据信号D1而在第二归零转换、数字模拟转换与第一归零转换之间造成的信号转态的总数为固定，且第一转换电路12的各电流单元在一定时间区间内(第二归零转换、数字模拟转换与第一归零转换之间)所处理因数字数据信号D1不同而造成各位的电平改变的数量(一次)以及各位的电平改变的方向亦为固定。换言之，无论数字数据信号D1如何变动，在每个时间区间内(第二归零转换、数字模拟转换与第一归零转换之间)，因每个位的电平转态而产生的额外电流或电荷是固定的。也就是说，第一转换电路12的输出除了呈现数字信号数据D1外，只会在每个固定时间区间加上一份固定的电流或电荷量，在理想的情况下，将完全地移除符号间干扰。

在一些实施例中，数字数据信号D1亦可为使用三角积分(sigma-deltamodulation；SDM)编码技术的数字数据信号D1，或是任意产生的数字数据信号D1。请参照图5，图5以任意产生而无规则的数字数据信号D1为例，由图5可知，第一转换电路12需处理因不同数字数据信号D1而在第二归零转换、数字模拟转换与第一归零转换之间造成的信号转态的总数为固定，且第一转换电路12的各电流单元在一定时间区间内所处理因数字数据信号D1不同而造成各位的电平改变的数量以及各位的电平改变的方向亦为固定。

在一些实施例中，第一重置信号S1及第二重置信号S2具有偶数个位，例如前述的第一重置信号S1及第二重置信号S2包含4个位。在其他的实施例中，第一重置信号S1及第二重置信号S2亦可具有奇数个位，例如第一重置信号S1及第二重置信号S2包含3个位。

在一些实施例中，以前述的第一重置信号S1及第二重置信号S2包含偶数位为例，第一重置信号S1中处于高电平的位的数目以及第二重置信号S2中处于高电平的位的数目为偶数，且第一重置信号S1中处于低电平的位的数目以及第二重置信号S2中处于低电平的位的数目亦为偶数。举例来说，以第一重置信号S1及第二重置信号S2包含6个位为例，第一重置信号S1中处于高电平的位的数目可为偶数「4」，且第一重置信号S1中处于低电平的位的数目可为偶数「2」；与第一重置信号S1互为反向的第二重置信号S2中处于高电平的位的数目可为偶数「2」，且第二重置信号S2中处于低电平的位的数目可为偶数「4」。例如，第一重置信号S1及第二重置信号S2可分别为「0」、「0」、「1」、「1」、「1」、「1」及「1」、「1」、「0」、「0」、「0」、「0」。

再者，以前述的第一重置信号S1及第二重置信号S2包含4个位为例，第一重置信号S1中处于高电平的位的数目以及第二重置信号S2中处于高电平的位的数目可为相同的偶数，且第一重置信号S1中处于低电平额位的数目以及第二重置信号S2中处于低电平的位的数目亦可为相同的偶数，例如均为偶数「2」，也就是第一重置信号S1中处于高电平的位的数目等于第二重置信号S2中处于高逻辑电平的位的数目，且第一重置信号S1中处于低电平的位的数目等于第二重置信号S2中处于低逻辑电平的位的数目，即前述的第一重置信号S1的4个位由高位至低位分别为「1」、「1」、「0」、「0」以及第二重置信号S2的4个位由高位至低位分别为「0」、「0」、「1」、「1」。基此，根据具有相同的处于高逻辑电平的位的数目及处于低逻辑电平的位的数目的第一重置信号S1及第二重置信号S2，第一转换电路12在进行第一归零转换及第二归零转换后产生具有相同重置电平的第一模拟数据信号V1，也就是第一重置电平等于第二重置电平。

进一步，在其他的实施例中，以前述的第一重置信号S1及第二重置信号S2包含偶数位为例，第一重置信号S1中处于高电平的位的数目以及第二重置信号S2中处于高电平的位的数目亦可为奇数，且第一重置信号S1中处于低电平的位的数目以及第二重置信号S2中处于低电平的位的数目亦可为奇数。举例来说，以第一重置信号S1及第二重置信号S2包含4个位为例，第一重置信号S1中处于高电平的位的数目可为奇数「3」，且第一重置信号S1中处于低电平的位的数目可为奇数「1」，与第一重置信号S1互为反向的第二重置信号S2中处于高电平的位的数目为奇数「1」，且第二重置信号S2中处于低电平的位的数目系为奇数「3」，例如第一重置信号S1的4个位由高位至低位分别为「1」、「1」、「1」、「0」，第二重置信号S2的4个位由高位至低位分别为「0」、「0」、「0」、「1」。第一重置信号S1及第二重置信号S2的其他实施例则依此类推，于此不再赘述。基此，数字模拟转换装置1的设计者能自由地设计重置信号S1、S2中处于高电平的位的数目以及重置信号S1、S2中处于低电平的位的数目为奇数或偶数。

在一些实施例中，数字模拟转换装置1包含两个转换电路。请参照图6，图6示出图1的数字模拟转换装置1的一实施方式的电路方框示意图。数字模拟转换装置1包含两个转换电路(以下分别称为第一转换电路12及第二转换电路13)。第一转换电路12的运作及连接关系已详述于前，于此不再赘述。

第二转换电路13耦接信号产生电路11。第二转换电路13接收信号产生电路11产生的两重置信号S1、S2，且第二转换电路13接收数字数据信号D1以及第二频率信号CLK2。其中，第二频率信号CLK2反相于第一频率信号CLK1，也就是当第一频率信号CLK1处于第一电平时，第二频率信号CLK2处于反相于第一电平的第二电平，当第一频率信号CLK1处于第二电平时，第二频率信号CLK2处于反相于第二电平的第一电平。第二频率信号CLK2包含处于第一电平的第三周期及处于第二电平的第四周期。第二转换电路13根据与第一频率信号CLK1互为反相的第二频率信号CLK2进行数字模拟转换、第一归零转换及第二归零转换。

详细而言，请合并参照图2及图7，图7示出图6的数字模拟转换装置1于运作时的各信号的一实施方式的波形图。在第一频率信号CLK1的第一周期，也就是当第一转换电路12对数字数据信号D1进行数字模拟转换时，第二频率信号CLK2处于第二电平的第四周期，第二转换电路13于第二频率信号CLK2处于第二电平的第四周期中根据第一重置信号S1进行第一归零转换而产生处于第一重置电平的第二模拟数据信号V2(步骤S05)，且第二转换电路13在第四周期中根据第二重置信号S2进行第二归零转换而产生处于第二重置电平的第二模拟数据信号V2(步骤S06)；在第一频率信号CLK1的第二周期，也就是当第一转换电路12分别根据重置信号S1、S2进行第一归零转换及第二归零转换时，第二频率信号CLK2处于第一电平的第三周期，第二转换电路13于第三周期中转换同一数字数据信号D1为第二模拟数据信号V2(步骤S07)。基此，在第二频率信号CLK2及第一频率信号CLK1的一个周期中(即，第三周期和第一周期)，第一模拟数据信号V1与第二模拟数据信号V2共同形成完整的一模拟数据信号，因而消除了因使用归零技术而造成的不良效应，例如对频率信号抖动的敏感。

在其他的实施例中，第二转换电路13亦可接收信号产生电路11产生的其他重置信号(以下分别称为第三重置信号及第四重置信号)，第三重置信号及第四重置信号不相同于重置信号S1、S2，且第三重置信号及第四重置信号之间是互为反向且包含相同的位数。第二转换电路13在第四周期中可根据第三重置信号及第四重置信号进行归零转换而分别产生重置后的第二模拟数据信号V2。

在一些实施例中，请参照图7，频率信号CLK1、CLK2的工作周期(duty cycle)为50％，且第一转换电路12根据第一重置信号S1进行第一归零转换以及根据第二重置信号S2进行第二归零转换的时间长度为半个周期，即第二周期的一半，也就是第一转换电路12处理第一归零转换及第二归零转换中的一者的时间长度小于处理数字模拟转换的时间长度。同样地，第二转换电路13根据第一重置信号S1进行第一归零转换以及根据第二重置信号S2进行第二归零转换的时间长度亦为半个周期，即第四周期的一半，也就是第二转换电路13处理第一归零转换及第二归零转换中的一者的时间长度小于处理数字模拟转换的时间长度。

在一些实施例中，信号产生电路11可以数字电路来实现，也就是能通过数字电路设计流程中由电子设计自动化软件(EDA tool)以硬件描述语言(hardware descriptionlanguages；HDLs)模拟后再进行合成(synthesis)，并通过自动化布局绕线(autoplacement and routing；APR)及下线(tape-out)制造实例化的芯片，或是以硬件描述语言仿真后再由现场可编程逻辑门阵列(Field Programmable Gate Array；FPGA)来实现。

综上所述，根据本发明的数字模拟转换装置的一些实施例，虽然数字模拟转换装置处理的数字数据信号随时间而变化，但在第二归零转换、数字模拟转换与第一归零转换之间，数字模拟转换装置的各电流单元电平改变的数量以及方向为固定。换言之，无论数字数据信号D1如何变动，在每个时间区间内(第二归零转换、数字模拟转换与第一归零转换之间)，因每个位的电平转态而产生的额外电流或电荷是固定的。也就是说，第一转换电路12的输出除了呈现数字信号数据D1外，只会在每个固定时间区间加上一份固定的电流或电荷量，在理想的情况下，将完全地移除符号间干扰。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求范围所界定者为准。

【符号说明】

1 数字模拟转换装置

11 信号产生电路

12 第一转换电路

13 第二转换电路

CLK1 第一频率信号

CLK2 第二频率信号

S1 第一重置信号

S2 第二重置信号

D1 数字数据信号

V1 第一模拟数据信号

V2 第二模拟数据信号

S01至S07 步骤。