具有用于阶梯区域的支持结构的三维存储器件

摘要

公开了3D存储器件的实施例及其形成方法。在示例中，3D存储器件包括存储堆叠层、第一半导体层、支撑结构、第二半导体层、和多个沟道结构。存储堆叠层包括垂直地交错的导电层和电介质层，并且在平面图中具有核心阵列区域和阶梯区域。第一半导体层在存储堆叠层的核心阵列区域上方并与之重叠。支撑结构在存储堆叠层的阶梯区域上方并与之重叠。支撑结构和第一半导体层是共面的。第二半导体层在第一半导体层和支撑结构上方并与之接触。每个沟道结构垂直地延伸穿过第一半导体层和存储堆叠层的核心阵列区域进入第二半导体层中。

说明书

背景技术

本公开内容的实施例涉及三维(3D)存储器件及其制造方法。

通过改进工艺技术、电路设计、编程算法、和制造工艺，将平面存储单元缩放到较小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，用于平面存储单元的存储密度接近上限。

3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储器阵列和用于控制通往和来自存储器阵列的信号的外围设备。

发明内容

本文公开了3D存储器件的实施例及其形成方法。

在一个示例中，3D存储器件包括存储堆叠层、第一半导体层、支撑结构、第二半导体层、和多个沟道结构。存储堆叠层包括垂直地交错的导电层和电介质层，并且在平面图中具有核心阵列区域和阶梯区域。第一半导体层在存储堆叠层的核心阵列区域上方并与之重叠。支撑结构在存储堆叠层的阶梯区域上方并与之重叠。支撑结构和第一半导体层是共面的。第二半导体层在第一半导体层和支撑结构上方并与之接触。每个沟道结构垂直地延伸穿过第一半导体层和存储堆叠层的核心阵列区域进入第二半导体层中。

在另一个示例中，3D存储器件包括存储堆叠层、第一半导体层、支撑结构、第二半导体层、和多个沟道结构。存储堆叠层包括交错的导电层和电介质层，并且在平面图中具有核心阵列区域和阶梯区域。第一半导体层在存储堆叠层的核心阵列区域下方并与之重叠。支撑结构在存储堆叠层的阶梯区域下方并与之重叠。支撑结构和第一半导体层是共面的。第二半导体层在第一半导体层和支撑结构下方并与之接触。每个沟道结构垂直地延伸穿过第一半导体层和存储堆叠层的核心阵列区域进入第二半导体层中。

在又一个示例中，3D存储器件包括第一半导体结构、第二半导体结构、以及第一半导体结构和第二半导体结构之间的键合界面。第一半导体结构包括外围电路。第二半导体结构包括存储堆叠层、第一半导体层、支撑结构、第二半导体层、和多个沟道结构。存储堆叠层包括交错的导电层和电介质层，并且在平面图中具有核心阵列区域和阶梯区域。第一半导体层与存储堆叠层的核心阵列区域重叠。支撑结构与存储堆叠层的阶梯区域重叠。支撑结构和第一半导体层是共面的。第二半导体层与第一半导体层和支撑结构接触。每个沟道结构垂直地延伸穿过第一半导体层和存储堆叠层的核心阵列区域进入第二半导体层中并电连接到外围电路。

附图说明

结合在本文中并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并使相关领域技术人员能够进行实施和使用本公开内容。

图1A-图1D示出了根据本公开内容的各种实施例的具有用于阶梯区域的支撑结构的示例性3D存储器件的横截面的侧视图。

图2A示出了根据本公开内容的一些实施例的具有用于侧阶梯区域的支撑结构的示例性3D存储器件的横截面的平面图。

图2B示出了根据本公开内容的一些实施例的具有用于中央阶梯区域的支撑结构的示例性3D存储器件的横截面的平面图。

图3示出了根据本公开内容的各种实施例的图1A-图1D中的用于阶梯区域的示例性支撑结构的放大图。

图4A-图4D示出了根据本公开内容的各种实施例的具有用于阶梯区域的另一个支撑结构的示例性3D存储器件的横截面的侧视图。

图5A示出了根据本公开内容的一些实施例的具有用于侧阶梯区域的另一个支撑结构的示例性3D存储器件的横截面的平面图。

图5B示出了根据本公开内容的一些实施例的具有用于中央阶梯区域的另一个支撑结构的示例性3D存储器件的横截面的平面图。

图6示出了根据本公开内容的各种实施例的图4A-图4D中的用于阶梯区域的示例性支撑结构的放大图。

图7A-图7K示出了根据本公开内容的一些实施例的用于形成具有用于阶梯区域的支撑结构的示例性3D存储器件的制造工艺。

图8A-图8K示出了根据本公开内容的一些实施例的用于形成具有用于阶梯区域的另一个支撑结构的示例性3D存储器件的制造工艺。

图9示出了根据本公开内容的一些实施例的用于形成具有用于阶梯区域的支撑结构的示例性3D存储器件的方法的流程图。

图10示出了根据本公开内容的一些实施例的用于形成具有用于阶梯区域的另一个支撑结构的示例性3D存储器件的方法的流程图。

将参考附图描述本公开内容的实施例。

具体实施方式

虽然讨论了特定的配置和布置，但是应当理解，这样做仅出于说明性目的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员将显而易见的是，本公开内容还可以用在多种其他应用中。

注意，说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构、或特性，但每个实施例不一定都包括特定的特征、结构、或特性。而且，这样的短语不一定指相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性在相关领域技术人员的知识范围内。

通常，可以至少部分地根据上下文的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于描述任何单数意义的特征、结构或特性，或者可以用于描述任何复数意义的特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以再次理解为传达单数用法或传达复数用法。另外，再次至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定必须明确描述的附加因素。

应当容易理解，在本公开内容中，“在……上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。

此外，为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等的空间相对术语来描述如附图所示的一个元件或特征相对于另一个(或多个)元件或另一个(或多个)特征的关系。除了图中描绘的取向，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。该装置可以以其他方式取向(旋转90度或以其他取向)，并且同样地本文使用的空间相对描述语可以被相应地解释。

如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部上的材料可以被图案化或可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶圆。

如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是均质或不均质连续结构的区域，其具有小于连续结构的厚度的厚度。例如，层可以位于连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是一层、可以在其中包括一个或多个层、和/或可以在其上、上方和/或下方具有一个或多个层。一层可以包括多层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或垂直互连访问(via)触点)和一个或多个电介质层。

如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的、部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以归因于制造工艺或公差的微小变化。如本文所使用的，术语“约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以指示在例如该值的10％-30％内(例如，该值的±10％，±20％或±30％)变化的给定量的值。

如本文所使用的，术语“三维(3D)存储器件”是指具有在横向取向的衬底上的垂直取向的存储单元晶体管串(本文称作“存储串”，诸如NAND存储串)的半导体器件，使得该存储串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”意味着标称地垂直于衬底的横向表面。

在一些3D存储器件(例如，3D NAND存储器件)中，狭缝结构(例如，栅极线狭缝(GLS))用于提供从器件的正面到存储阵列源(例如，例如阵列共源极(ACS))的电连接。然而，即使在其间存在隔离物的情况下，狭缝结构中的正面源极触点也会通过在字线和源极触点之间引入泄漏电流和寄生电容而影响3D存储器件的电性能。间隔物的形成也使制造工艺复杂化。除影响电性能外，狭缝结构通常还包括壁形的多晶硅和/或金属填充物，它们会引入局部应力导致晶圆弯曲或翘曲，从而降低了良品率。

此外，在一些3D NAND存储器件中，选择性地生长半导体插塞以包围沟道结构的侧壁，例如，称为侧壁选择性外延生长(SEG)。与在沟道结构的下端形成的另一种类型的半导体插塞(例如，底部SEG)相比，侧壁SEG的形成避免了在沟道孔的底表面刻蚀存储膜和半导体沟道(也称为“SONO”打孔)，从而增加了工艺窗口，特别是在使用先进技术制造具有多层级(multi-deck)架构的(例如，96级或更多级)3D NAND存储器件时。

侧壁SEG通常是通过用侧壁SEG替换衬底和堆叠结构之间的牺牲层来形成的，侧壁SEG涉及通过狭缝开口的多次沉积和刻蚀工艺。然而，在制造侧壁SEG时，由于牺牲层是横跨堆叠结构的核心阵列区域和阶梯区域延伸的连续层，因此一旦通过狭缝从核心阵列区域去除牺牲层，则虚拟沟道结构的与阶梯区域中的牺牲层邻接的部分在所得的凹陷中暴露。当稍后去除存储膜(例如，具有氧化硅和氮化硅)的与凹陷邻接的部分以暴露半导体沟道时，虚拟沟道结构(也具有电介质)也可能被切断，从而导致阶梯区域中的堆叠结构塌陷。

根据本公开内容的各种实施例提供了具有用于阶梯区域的支撑结构的3D存储器件。通过用与阶梯区域重叠的支撑结构替换牺牲层的一部分，当去除牺牲层以形成侧壁SEG时，可以维持阶梯区域中的支撑结构和虚拟沟道结构以支撑堆叠结构(例如，电介质堆叠层)，从而避免塌陷并提高良品率。只要支撑结构的与牺牲层接触的至少一部分包括除了牺牲层的材料以外的材料，以在去除牺牲层时停止刻蚀到阶梯区域中，支撑结构可以具有各种设计。

图1A示出了根据本公开内容的一些实施例的具有用于阶梯区域的支撑结构的示例性3D存储器件100的横截面的侧视图。在一些实施例中，3D存储器件100是包括第一半导体结构102和堆叠在第一半导体结构102之上的第二半导体结构104的键合芯片。根据一些实施例，第一和第二半导体结构102和104在其间的键合界面106处接合。如图1A所示，第一半导体结构102可以包括衬底101，衬底101可以包括硅(例如，单晶硅、c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、或其他任何合适的材料。

3D存储器件100的第一半导体结构102可以在衬底101上包括外围电路108。要注意的是，在图1A中包括的x-轴、y-轴和z-轴示出了3D存储器件100中的部件的空间关系。衬底101包括在x-y平面中横向地延伸的两个侧面：晶圆正面上的前表面和与晶圆的正面相对的背面上的后表面。x-方向和y-方向是晶圆平面中的两个正交方向：x-方向是字线方向，并且y-方向是位线方向。z-轴垂直于x-轴和y-轴两者。如本文所使用的，一个部件(例如，层或器件)是在半导体器件(例如，3D存储器件)的另一部件(例如，层或器件)“上”、“上方”还是“下方”，是当衬底在z-方向上位于半导体器件的最低平面中时，在z-方向(垂直于x-y平面的垂直方向)上相对于半导体器件的衬底(例如，衬底101)确定的。在整个本公开内容中，应用了相同的概念来描述空间关系。

在一些实施例中，外围电路108被配置为控制和感测3D存储器件100。外围电路108可以是用于促进3D存储器件100的操作的任何合适的数字、模拟、和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)，电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器、或电容器)。外围电路108可以包括形成在衬底101“上”的晶体管，在衬底101中，全部或一部分晶体管形成在衬底101中(例如，在衬底101的顶表面下方)和/或直接形成在衬底101上。同样，也可以在衬底101中形成浅沟槽隔离(STI)和掺杂区(例如，晶体管的源极区和漏极区)。根据一些实施例，晶体管是高速的，具有高级逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等技术节点)。应当理解，在一些实施例中，外围电路108还可以包括与高级逻辑工艺兼容的任何其他电路，包括逻辑电路(例如，处理器和可编程逻辑器件(PLD))、或存储电路(例如，静态随机存取存储器(SRAM))。

在一些实施例中，3D存储器件100的第一半导体结构102还包括外围电路108上方的互连层(未示出)，以向和从外围电路108传输电信号。该互连层可以包括多个互连(在本文中也称为“触点”)，包括横向互连线和垂直互连访问(VIA)触点。如本文中所使用的，术语“互连”可以广泛地包括任何合适类型的互连，例如，线中端(MEOL)互连和线尾端(BEOL)互连。互连层还可以包括在其中可以形成互连线和VIA触点的一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”)。即，互连层可以在多个ILD层中包括互连线和VIA触点。互连层中的互连线和VIA触点可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物、或其任何组合。互连层中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低电介质常数(低-k)电介质或、其任何组合。

如图1A所示，3D存储器件100的第一半导体结构102还可以包括在键合界面106处并且在互连层和外围电路108上方的键合层110。键合层110可以包括多个键合触点111和电隔离键合触点111的周围电介质。键合触点111可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。键合层110的剩余面积(例如，周围电介质)可以由电介质形成，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低电介质常数(低-k)电介质、或其任何组合。键合层110中的键合触点111和周围电介质可以用于混合键合。

类似地，如图1A所示，3D存储器件100的第二半导体结构104还可以包括在键合界面106处并且在第一半导体结构102的键合层110上方的键合层112。键合层112可以包括多个键合触点113以及电隔离键合触点113的周围电介质。键合触点113可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。键合层112的剩余面积(例如，周围电介质)可以由电介质形成，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。键合层112的键合触点113和周围电介质可以用于混合键合。根据一些实施例，键合触点113和键合触点111在键合界面106处接触。

如下面详细描述的，第二半导体结构104可以以面对面的方式在键合界面106处键合在第一半导体结构102的顶部上。在一些实施例中，作为混合键合(也称为“金属/电介质混合键合”)的结果，键合界面106设置在键合层110和112之间，混合键合是一种直接键合技术(例如，在表面之间形成键合而不使用诸如焊料或粘合剂的中间层)并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面106是键合层112和110相遇并键合的地方。实际上，键合界面106可以是具有特定厚度的层，其包括第一半导体结构102的键合层110的顶表面和第二半导体结构104的键合层112的底表面。

在一些实施例中，3D存储器件100的第二半导体结构104还包括键合层112上方的互连层(未示出)以传输电信号。互连层可以包括多个互连，例如MEOL互连和BEOL互连。互连层还可以包括在其中可以形成互连线和VIA触点的一个或多个ILD层。互连层中的互连线和VIA触点可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。互连层中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。

在一些实施例中，3D存储器件100是NAND闪存器件，其中存储单元以NAND存储串的阵列的形式提供。如图1A所示，3D存储器件100的第二半导体结构104可以包括用作NAND存储串的阵列的沟道结构124的阵列。如图1A所示，每个沟道结构124可以垂直地延伸穿过多个各自包括导电层116和电介质层118的对。交错的导电层116和电介质层118是存储堆叠层114的一部分。存储堆叠层114中的导电层116和电介质层118的对的数量(例如32、64、96、128、160、192、224、256、或更多)决定了3D存储器件100中的存储单元的数量。在一些实施例中，存储堆叠层114可以具有包括堆叠在彼此之上的多个存储层级的多层级结构(未示出)。每个存储层级中的导电层116和电介质层118的对的数量可以相同或不同。

存储堆叠层114可以包括多个交错的导电层116和电介质层118。存储堆叠层114中的导电层116和电介质层118可以在垂直方向上交替。换句话说，除了在存储堆叠层114的顶部或底部的那些之外，每个导电层116可以在两侧上都与两个电介质层118毗邻，并且每个电介质层118可以在两侧上都与两个导电层116毗邻。导电层116可以包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、掺杂的硅、硅化物、或其任何组合。每个导电层116可以包括由粘合层和栅极电介质层围绕的栅电极(栅极线)。导电层116的栅电极可以作为字线横向地延伸，终止于存储堆叠层114的一个或多个阶梯结构处。电介质层118可以包括电介质材料，包括但不限于氧化硅、氮化硅、氧氮化硅、或其任何组合。

在一些实施例中，存储堆叠层114在平面图中包括核心阵列区域和阶梯区域。如图2A和图2B所示，存储堆叠层(例如，图1A中的存储堆叠层114)在平面图中可以包括核心阵列区域202和阶梯区域204。根据一些实施例，图2A可以示出图1A的3D存储器件100的AA平面中的横截面的平面图的示例。在图2A中，根据一些实施例，在x方向(例如，字线方向)上，核心阵列区域202(即，中央核心阵列区域)在存储堆叠层的中央，并且两个阶梯区域204(即，侧阶梯区域)在存储堆叠层的边缘。根据一些实施例，图2B可以示出图1A的3D存储器件100的AA平面中的横截面的平面图的另一个示例。根据一些实施例，在图2B中，在x方向(例如，字线方向)上，阶梯区域204(即，中央阶梯区域)在存储堆叠层的中央，并且两个核心阵列区域202(即侧核心阵列区域)在存储堆叠层的边缘。如下面详细描述的，沟道结构可以形成在存储堆叠层的核心阵列区域202中，而为了机械支撑和负载平衡而形成的虚拟沟道结构可以形成在存储堆叠层的阶梯区域204中。根据一些实施例，在y方向(例如，位线方向)上，平行的绝缘结构206(对应于图1A中的绝缘结构130)各自在x方向上横向地延伸，以将核心阵列区域202和阶梯区域204分成多个块208。

返回参照图1A，3D存储器件100的第二半导体结构104还可以包括存储堆叠层114上方的第一半导体层120和支撑结构160。根据一些实施例，第一半导体层120和支撑结构160是共面的，即，在存储堆叠层114上方的相同的平面中。例如，与一些已知的3D存储器件相比，可以用用于存储堆叠层114的阶梯区域的支撑结构160替换第一半导体层120的一部分。在一些实施例中，第一半导体层120与存储堆叠层114的核心阵列区域重叠，并且支撑结构160与存储堆叠层114的阶梯区域重叠。即，支撑结构160可以覆盖存储堆叠层114的阶梯区域的至少一部分以为阶梯区域提供支撑，并且第一半导体层120可以占据相同的平面中的剩余面积。在一些实施例中，第一半导体层120覆盖其中形成有沟道结构124的存储堆叠层114的核心阵列区域的至少一部分。如图2A和图2B所示，支撑结构210(对应于图1A中的支撑结构160)在x方向(例如，字线方向)上与阶梯区域204对准，并且半导体层216(对应于图1A中的第一半导体层120)在x方向上与核心阵列区域202对准。

返回参照图1A，根据一些实施例，第一半导体层120包括掺杂的半导体材料，例如N型掺杂的硅。第一半导体层120可以是N型掺杂的半导体层，例如，掺杂有诸如磷(P)或砷(As)的N型掺杂剂或多种N型掺杂剂的硅层。在一些实施例中，第一半导体层120包括多晶硅，例如，N型掺杂的多晶硅，根据一些实施例。在一些实施例中，第一半导体层120包括N阱。即，第一半导体层120可以是在P型衬底中掺杂有诸如P或As的N型掺杂剂或多种N型掺杂剂的区域。

在一些实施例中，支撑结构160的与第一半导体层120接触的部分包括不同于第一半导体层120的材料的材料。例如，支撑结构160的该部分可以包括氧化硅，不同于第一半导体层120的多晶硅。如图2A和图2B所示，在一些实施例中，支撑结构210(对应于图1A中的支撑结构160)包括与半导体层216(对应于图1A中的第一半导体层120)接触的环形结构212和在平面图中被环形结构212围绕的核心结构214。环形结构212和半导体层216可以分别具有不同的材料，例如氧化硅和多晶硅。可以理解的是，在一些示例中，例如，如图2A所示，由于支撑结构210的一侧在x方向(例如，字线方向)上位于存储堆叠层的一个边缘而不接触半导体层216，因此环形结构212可能不完全围绕核心结构214。

支撑结构160的其余部分可以包括多晶硅层或氮化硅层。在一些实施例中，支撑结构160的其余部分还包括垂直地在多晶硅或氮化硅层和第二半导体层122之间的氧化硅层。图3示出了根据本公开内容的各种实施例的图1A中的用于阶梯区域的示例性支撑结构160的放大图。如图3A所示，在一些实施例中，支撑结构160包括环形结构302(对应于图2A和图2B中的环形结构212)和在x-方向(例如，字线方向)上被环形结构302围绕的核心结构303(例如，支撑结构160的其余部分，对应于图2A和2B中的核心结构214)。如上面关于图2A描述的，应当理解，在一些示例中，由于支撑结构160的一侧在x方向上可能在存储堆叠层的边缘，而没有接触第一半导体层120，因此环形结构302可能不完全围绕核心结构303。

在一些实施例中，支撑结构160的环形结构302包括氧化硅或除多晶硅以外的任何其他材料。在一些实施例中，支撑结构160的核心结构303包括在垂直方向上堆叠的多个层，包括中间层306。中间层306可以是多晶硅层或氮化硅层。如下面详细描述的，中间层306可以是由第一半导体层120替换的牺牲层的一部分，并且因此中间层306具有与牺牲层相同的材料，例如多晶硅、氮化硅、碳、或任何其他合适的材料。在一些实施例中，为了在用第一半导体层120替换牺牲层时保护中间层306，核心结构303的中间层306(即，牺牲层的一部分)和环形结构302分别具有不同的材料，例如氧化硅和多晶硅或氮化硅。在一些实施例中，支撑结构160的核心结构303还包括垂直地在中间层306和第二半导体层122之间的顶层308。顶层308可以包括与环形结构302相同的材料，例如氧化硅。应当理解，在一些示例中，顶层308可以包括除中间层306的材料以外的任何合适的材料。环形结构302可以垂直地延伸以连接到核心结构303的顶层308，以避免中间层306暴露而接触第一半导体层120。在一些实施例中，如图3所示，环形结构302进一步垂直地延伸到第二半导体层122中的凹口310中，以确保与核心结构303的顶层308完全连接，从而将核心结构303的中间层306和第一半导体层120完全分开。根据一些实施例，在z方向上，环形结构302(即，支撑结构160的与第一半导体层120接触的部分)的深度大于核心结构303(即，支撑结构160的其余部分)的深度。

在一些实施例中，支撑结构160的核心结构303还包括垂直地在中间层306和第三半导体层123之间的底层304。如下面详细描述的，在制造工艺期间，底层304可以是垂直地在第三半导体层123和牺牲层之间的刻蚀停止层的一部分，并且因此底层304具有与牺牲层不同的材料，例如氧化硅、氮氧化硅、或任何其他合适的材料。如图3所示，根据一些实施例，支撑结构160的中间层306被环形结构302以及支撑结构160的顶层和底层306和304围绕。应当理解，在一些示例中，因为在制造工艺期间在牺牲层上方不使用刻蚀停止层，所以支撑结构160的核心结构303可以不包括底层304。

返回参照图1A，3D存储器件100的第二半导体结构104还可以包括在第一半导体层120和支撑结构160上方并与之接触的第二半导体层122。在一些实施例中，3D存储器件100的第二半导体结构104还可以包括在第一半导体层120和支撑结构160下方并与之接触的第三半导体层123。第三半导体层123可以垂直地设置在存储堆叠层114与第一半导体层120和支撑结构160之间(例如，在存储堆叠层114与包含半导体层120和支撑结构116的相同平面之间)。根据一些实施例，第一半导体层120垂直地在第二和第三半导体层122和123之间。在一些实施例中，第二半导体层122和第三半导体层123中的每个是N型掺杂的半导体层，例如，掺杂有诸如P或As的(一种或多种)N型掺杂剂的硅层。在那些情况下，第一、第二和第三半导体层120、122和123可以被共同地视为在存储堆叠层114上方的N型掺杂半导体层。不同于第一半导体层120，由于支撑结构160没有垂直地延伸到第二和第三半导体层122和123中，所以第二和第三半导体层122和123中的每个可以与存储堆叠层114的核心阵列区域和阶梯区域重叠。应当理解，在一些示例中，在3D存储器件100的第二半导体结构104中可以省略第三半导体层123。即，3D存储器件100可以包括如图1A所示的三半导体层结构(例如，包括第一、第二和第三半导体层120、122和123)或双半导体层结构(未示出，例如，包括第一和第二半导体层120和122)。

在一些实施例中，每个沟道结构124包括填充有半导体层(例如，作为半导体沟道128)和复合电介质层(例如，作为存储膜126)的沟道孔。在一些实施例中，半导体沟道128包括硅，例如非晶硅、多晶硅、或单晶硅。在一些实施例中，存储膜126是包括隧道层、存储层(也称为“电荷陷阱层”)、和阻挡层的复合层。沟道结构124的剩余空间可以部分地或全部地填充有帽盖层，该帽盖层包括诸如氧化硅的电介质材料和/或气隙。沟道结构124可以具有圆柱形状(例如，柱形)。根据一些实施例，存储膜126的帽盖层、半导体沟道128、隧穿层、存储层、和阻挡层从柱的中心朝着柱的外表面按此顺序径向地布置。隧穿层可以包括氧化硅、氮氧化硅、或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅、或其任何组合。阻挡层可以包括氧化硅、氧氮化硅、高k电介质、或其任何组合。在一个示例中，存储膜126可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。

在一些实施例中，沟道结构124还包括在沟道结构124的底部(例如，在下端)中的沟道插塞129。如本文中所使用的，当衬底101位于3D半导体器件100的最低平面中时，部件(例如，沟道结构124)的“上端”是在z方向上距离衬底101较远的一端，并且部件(例如，沟道结构124)的“下端”是在z方向上更靠近衬底101的一端。沟道插塞129可以包括半导体材料(例如多晶硅)。在一些实施例中，沟道插塞129用作NAND存储器串的漏极。

如图1A所示，每个沟道结构124可以垂直地延伸穿过存储堆叠层114的核心阵列区域的交错的导电层116和电介质层118以及第一半导体层120和第三半导体层123。在一些实施例中，第一半导体层120围绕沟道结构124的一部分并与包括多晶硅的半导体沟道128接触。即，根据一些实施例，存储膜126在沟道结构124的邻接第一半导体层120的部分处断开，从而暴露半导体沟道128以使其与周围的第一半导体层120接触。结果，围绕半导体沟道128并与之接触的第一半导体层120可以用作沟道结构124的“侧壁SEG”以替换如上所述的“底部SEG”，这可以减轻诸如涂层控制、外延层形成、和SONO打孔的问题。

在一些实施例中，每个沟道结构124可以进一步垂直地延伸到第二半导体层122中。即，根据一些实施例，每个沟道结构124穿过存储堆叠层114的核心阵列区域垂直地延伸到N型掺杂的半导体层(包括第一、第二、和第三半导体层120、122、和123)。如图1A所示，根据一些实施例，沟道结构124的顶部部分(例如，上端)在第二半导体层122中。在一些实施例中，第一、第二、和第三半导体层120、122、和123中的每个是N型掺杂的半导体层(例如，N阱)，以使得能够进行栅诱导漏极泄露(GIDL)辅助的主体偏置以进行擦除操作。在NAND存储串的源极选择栅周围的GIDL可以将空穴电流生成到NAND存储串中，从而提高主体电位以进行擦除操作。

如图1A所示，3D存储器件100的第二半导体结构104还可以包括绝缘结构130，绝缘结构130各自垂直地延伸穿过存储堆叠层114的交错的导电层116和电介质层118。不同于进一步延伸穿过第一半导体层120的沟道结构124，绝缘结构130停止在第一半导体层120。即，绝缘结构130的顶表面可以与第一半导体层120的底表面齐平。应当理解，在一些示例中，绝缘结构130可以停止在第三半导体层123或第二半导体层122。每个绝缘结构130也可以横向地延伸以将沟道结构124分成多个块(例如，如图2A和图2B所示)。即，可以通过绝缘结构130将存储堆叠层114划分为多个存储块，使得可以将沟道结构124的阵列分成每个存储块。在一些实施例中，每个绝缘结构130包括填充有一种或多种电介质材料的开口(例如，狭缝)，所述电介质材料包括但不限于氧化硅、氮化硅、氧氮化硅、或其任何组合。在一个示例中，每个绝缘结构130可以填充有氧化硅。

如图1A所示，在一些实施例中，3D存储器件100包括在存储堆叠层114上方并与第二半导体层122接触的背面源极触点132。源极触点132和存储堆叠层114(以及穿过其的绝缘结构130)可以设置在第二半导体层122(减薄的衬底)的相对侧上，并且因此被视为“背面”源极触点。在一些实施例中，源极触点132进一步延伸到第二半导体层122中，并且通过第二半导体层122电连接到沟道结构124的半导体沟道128和第一半导体层120。应当理解，源极触点132的深度延伸到第二半导体层122中，并且在不同示例中可以变化。在第二半导体层122包括N阱的一些实施例中，源极触点132在本文中也被称为“N阱拾取部”。在一些实施例中，源极触点132包括VIA触点。在一些实施例中，源极触点132包括横向地延伸的壁形触点。源极触点132可以包括一个或多个导电层，例如金属层(例如，W、Co、Cu、或Al)或被粘合剂层围绕的硅化物层(例如，氮化钛(TiN))。

如图1A所示，3D存储器件100还可以包括BEOL互连层133，BEOL互连层133在源极触点132上方并且与源极触点132接触，以用于引出例如在3D存储器件100与外部电路之间传输电信号。在一些实施例中，互连层133包括第二半导体层122上的一个或多个ILD层134和ILD层134上的再分布层136。根据一些实施例，源极触点132的上端与ILD层134的顶表面和再分布层136的底表面齐平，并且源极触点132垂直地延伸穿过ILD层134进入第二半导体层122中。互连层133中的ILD层134可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。互连层133中的再分布层136可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。在一个示例中，再分布层136包括Al。在一些实施例中，互连层133还包括钝化层138，作为用于3D存储器件100的钝化和保护的最外层。再分布层136的一部分可以从钝化层138暴露作为接触焊盘140。即，3D存储器件100的互连层133还可以包括用于引线键合和/或与内插器键合的接触焊盘140。

在一些实施例中，3D存储器件100的第二半导体结构104还包括穿过第二半导体层122的触点142和144。根据一些实施例，由于第二半导体层122可以是减薄的衬底(例如，P型硅衬底的N阱)，所以触点142和144是贯穿硅触点(TSC)。在一些实施例中，触点142延伸穿过第二半导体层122和ILD层134以与再分布层136接触，使得第一半导体层120通过第二半导体层122、源极触点132和互连层133的再分布层136电连接到触点142。在一些实施例中，触点144延伸穿过第二半导体层122和ILD层134，以与接触焊盘140接触。触点142和144各自可以包括一个或多个导电层，例如，金属层(例如，W、Co、Cu、或Al)或被粘合剂层(例如，TiN)围绕的硅化物层。在一些实施例中，至少触点144还包括间隔物(例如，电介质层)，以使触点144与第二半导体层122电绝缘。

在一些实施例中，3D存储器件100还包括外围触点146和148，外围触点146和148各自垂直地延伸到存储堆叠层114外部的第二半导体层122(例如，P型硅衬底的N阱)。每个外围触点146或148的深度可以大于存储堆叠层114的深度，以从键合层112垂直地延伸到第二半导体层122，第二半导体层122在存储堆叠层114的外部的外围区域中。在一些实施例中，外围触点146在触点142下方并与触点142接触，使得第一半导体层120至少通过第二半导体层122、源极触点132、互连层133、触点142和外围触点146电连接到第一半导体结构102中的外围电路108。在一些实施例中，外围触点148在触点144下方并且与外围触点144接触，使得第一半导体结构102中的外围电路108电连接到触点140，以至少通过触点144和外围触点148进行引出。外围触点146和148各自可以包括一个或多个导电层，例如金属层(例如，W、Co、Cu、或Al)或被粘合剂层(例如，TiN)围绕的硅化物层。

如图1A所示，3D存储器件100还包括作为互连结构的一部分的各种局部触点(也称为“C1”)，其与存储堆叠层114中的结构直接接触。在一些实施例中，局部触点包括各自在相应的沟道结构124的下端下方并与之接触的沟道局部触点150。每个沟道局部触点150可以电连接到用于位线扇出的位线触点(未示出)。在一些实施例中，局部触点还包括字线局部触点152，字线局部触点152各自在存储堆叠层114的阶梯区域下方并与相应的导电层116(包括字线)接触，以用于字线扇出。诸如沟道局部触点150和字线局部触点152的局部触点可以至少通过键合层112和110电连接到第一半导体结构102的外围电路108。诸如沟道局部触点150和字线局部触点152的局部触点各自可以包括一个或多个导电层，例如金属层(例如，W、Co、Cu、或Al)或被粘合剂层围绕的硅化物层(例如，TiN)。

图1B示出了根据本公开内容的一些实施例的具有用于阶梯区域的支撑结构160的另一个示例性3D存储器件103的横截面的侧视图。根据一些实施例，除了用3D存储器件103中的正面源极触点147替换3D存储器件100中的背面源极触点132以外，3D存储器件103类似于3D存储器件100。如图1B所示，源极触点147可以设置在第一半导体层120下方并且与第三半导体层123接触。即，源极触点147和存储堆叠层114(以及穿过其的绝缘结构130)可以设置在第二半导体层122(例如，减薄的衬底)的同一侧(例如，正面)。应当理解，为了易于描述，在3D存储器件103和100两者中的其他相同结构的细节不再重复。

图1C示出了根据本公开内容的一些实施例的具有用于阶梯区域的支撑结构160的又一个示例性3D存储器件105的横截面的侧视图。与上面在图1A中描述的3D存储器件100相似，3D存储器件103表示键合3D存储器件的示例，该键合3D存储器件中，包括外围电路108的第一半导体结构102和包括存储堆叠层114和沟道结构124的第二半导体结构104被单独形成并以面对面的方式在键合界面106处键合。不同于上面在图1中描述的3D存储器件100，在3D存储器件100中包括外围电路108的第一半导体结构102在包括存储堆叠层114和沟道结构124的第二半导体结构104下方；图1C中的3D存储器件105包括设置在第一半导体结构102上方的第二半导体结构104。应当理解，为了便于描述，在3D存储器件105和100中的其他相同结构的细节不再重复。

如图1C所示，根据一些实施例，第二半导体结构104包括存储堆叠层114，存储堆叠层114包括交错的导电层116和电介质层118。存储堆叠层114在平面图中可以具有核心阵列区域(例如，图2A和图2B中的202)和阶梯区域(例如，图2A和图2B中的204)。在一些实施例中，第二半导体结构104也包括在存储堆叠层114的核心阵列区域下方并与之重叠的第一半导体层120，以及与第一半导体层120共面、并在存储堆叠层114的阶梯区域下方并与之重叠的支撑结构160。在一些实施例中，第二半导体结构104还包括在第一半导体层120和支撑结构160下方并与之接触的第二半导体层122。第一和第二半导体层120和122中的每个可以包括N型掺杂的硅。例如，第一半导体层120可以包括N型掺杂的多晶硅。如图1所示，3D存储器件105的第二半导体结构104还可以包括沟道结构124，沟道结构124各自垂直地延伸穿过存储堆叠层114的核心阵列区域和第一半导体层120进入第二半导体层122中。在一些实施例中，第二半导体结构104还包括第三半导体层123，第三半导体层123垂直地在存储堆叠层114与第一半导体层120和支撑结构160之间。

在一些实施例中，支撑结构160的与第一半导体层120接触的部分(例如，图3中的环形结构302)包括不同于第一半导体层120的材料的材料。例如，支撑结构160的该部分可以包括氧化硅。支撑结构160的其余部分(例如，图3中的核心结构303)也可以包括多晶硅层或氮化硅层(例如，图3中的中间层306)。在一些实施例中，支撑结构160的其余部分也包括垂直地在多晶硅或氮化硅层与第二半导体层122之间的氧化硅层(例如，图3中的顶层308)。

如图1C所示，3D存储器件105的第二半导体结构104还可以包括在第一半导体层120下方并与第二半导体层122接触的背面源极触点132。在一些实施例中，第二半导体结构104还包括在源极触点132下方并与之接触的互连层133，以通过触点142和外围触点146将源极触点132电连接到外围电路108。

如图1C所示，3D存储器件105的第一半导体结构102可以包括第二半导体结构104中的存储堆叠层114上方的外围电路108，以及外围电路108上方的第四半导体层135(例如，减薄的衬底101)。在一些实施例中，第一半导体结构102也包括第四半导体层135上的ILD层137，和ILD层137上的用于绝缘和保护的钝化层139。第一半导体结构102还可以包括第四半导体层135和ILD层137上方的用于引出(例如，在3D存储器件105和外部电路之间传输电信号)的接触焊盘141。在一些实施例中，第一半导体结构102还包括穿过第四半导体层135和ILD层137并且与接触焊盘141接触的触点145(例如，TSC)。

图1D示出了根据本公开内容的一些实施例的具有用于阶梯区域的支撑结构160的又一个示例性3D存储器件107的横截面的侧视图。根据一些实施例，除了用3D存储器件107中的正面源极触点147替换3D存储器件105中的背面源极触点132以外，3D存储器件107类似于3D存储器件105。如图1D所示，源极触点147可以设置在第一半导体层120上方并与第三半导体层123接触。即，源极触点147和存储堆叠层114(以及穿过其的绝缘结构130)可以设置在第二半导体层122的同一侧(例如，正面)。应当理解，为了便于描述，在3D存储器件107和105两者中的其他相同结构的细节不再重复。

图4A-图4D示出了根据本公开内容的各种实施例的具有用于阶梯区域的另一个支撑结构460的示例性3D存储器件400、403、405和407的横截面的侧视图。除了下面详细描述的支撑结构460和支撑结构160的不同结构以外，图4A-图4D中的3D存储器件400、403、405和407分别类似于图1A-图1D中的3D存储器件100、103、105和107。应当理解，为了易于描述，不再重复3D存储器件100、103、105、107、400、403、405和407中其他相同结构的细节。

如图4A-图4D所示，根据一些实施例，第二半导体结构104包括支撑结构460，支撑结构460与存储堆叠层114的阶梯区域重叠并且与第一半导体层120共面。第二半导体层122可以与第一半导体层120和支撑结构460接触。在一些实施例中，第三半导体层123也可以与第一半导体层120和支撑结构460接触，并且第二和第三半导体层122、123在第一半导体层120和支撑结构460的相对侧。如图4B和图4D所示，正面源极触点147可以与第三半导体层123接触(如图4B所示)，或者延伸穿过第三半导体层123和支撑结构460以与第二半导体层122接触(如图4D所示)。

如图4A-图4D所示，根据一些实施例，支撑结构460的与第一半导体层120接触的部分包括与支撑结构460的其余部分相同的材料。换句话说，与图1A-图1D中的支撑结构160的异质结构相反，图4A-图4D中的支撑结构460可以是具有相同材料的均质结构，例如氧化硅。如图5A和图5B所示，存储堆叠层(例如，图4A-图4D中的存储堆叠层114)在平面图中可以包括核心阵列区域202和阶梯区域204。根据一些实施例，图5A和图5B中的每个可以示出图4A中的3D存储器件400的AA平面中的横截面的平面图的示例。在一些实施例中，支撑结构502、均质结构(对应于图4A-图4D中的支撑结构460)在x方向(例如，字线方向)上与阶梯区域204对准，并且半导体层216(对应于图4A-图4D中的第一半导体层120)在x方向上与核心阵列区域202对准。

如图6所示，在一些实施例中，支撑结构460的与第一半导体层120接触的部分602的深度大于支撑结构460的其余部分604的深度。支撑结构460的部分602可以进一步延伸到第二半导体层122中的凹口606中，并且因此部分602的深度比支撑结构460的其余部分604的深度更大。尽管如此，不同于图3所示的支撑结构160，支撑结构160具有包含不同的材料的环形结构302和核心结构303(即，异质结构)，图6所示的支撑结构460在与第一半导体层120接触的部分602中和支撑结构460的其余部分604中可以具有相同的材料，例如氧化硅，即均质结构。

图7A-图7K示出了根据本公开内容的一些实施例的用于形成具有用于阶梯区域的支撑结构的示例性3D存储器件的制造工艺。图9示出了根据本公开内容的一些实施例的用于形成具有用于阶梯区域的支撑结构的示例性3D存储器件的方法900的流程图。图7A-图7K和图9中描绘的3D存储器件的示例包括图1A和图1B中描绘的3D存储器件100和103。将一起描述图7A-图7K和图9。应当理解，方法900中所示的操作不是穷举的，并且也可以在任何所示操作之前、之后、或之间执行其他操作。此外，可以同时执行、或者以与图9所示不同的顺序执行操作中的一些。

参照图9，方法900开始于操作902，其中在第一衬底上形成外围电路。第一衬底可以是硅衬底。如图7J所示，使用多种工艺在硅衬底750上形成多个晶体管，所述工艺包括但不限于光刻、刻蚀、薄膜沉积、热生长、注入、化学机械抛光(CMP)、和任何其他合适的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底750中形成掺杂区(未示出)，该掺杂区例如用作晶体管的源极区和/或漏极区。在一些实施例中，也通过湿法刻蚀和/或干法刻蚀以及薄膜沉积在硅衬底750中形成隔离区(例如，STI)。晶体管可以在硅衬底750上形成外围电路752。

如图7J所示，在外围电路752上方形成键合层748。键合层748包括电连接到外围电路752的键合触点。为了形成键合层748，使用一种或多种薄膜沉积工艺(例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、或其任何组合)来沉积ILD层，并使用湿法刻蚀和/或干法刻蚀(例如，RIE)来形成穿过ILD层的键合触点，然后进行一种或多种薄膜沉积工艺，例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。

如图9所示，方法900进行到操作904，其中在第二衬底上依次形成第一半导体层、第一阻挡层、牺牲层、和第二阻挡层。第二衬底可以是硅衬底。在一些实施例中，牺牲层包括多晶硅或氮化硅。

如图7A所示，在硅衬底701上形成半导体层702。在一些实施例中，半导体层702是N型掺杂的硅层。半导体层702可以是P型硅衬底701中的N阱并且包括单晶硅。可以通过使用离子注入和/或热扩散将诸如P或As的(一种或多种)N型掺杂剂掺杂到P型硅衬底701中来形成N阱。半导体层702也可以是通过使用一种或多种薄膜沉积工艺在硅衬底701(P型或N型)上沉积多晶硅而形成的N型掺杂的多晶硅层，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。在一些实施例中，当沉积多晶硅来形成N型掺杂的多晶硅层时，执行诸如P或As的N型掺杂剂的原位掺杂。

如图7A所示，在半导体层702上形成阻挡层703。阻挡层703可以通过使用一种或多种薄膜沉积工艺沉积氧化硅或不同于半导体层702和牺牲层704的材料的任何其他合适的材料来形成，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。在一些实施例中，通过对半导体层702的顶部部分进行热氧化来形成阻挡层703。

如图7A所示，在阻挡层703上形成牺牲层704。可以通过沉积多晶硅、氮化硅、或任何其他合适的牺牲材料(例如，碳)来形成牺牲层704，该牺牲材料以后可以被选择性地去除并且不同于使用一种或多种薄膜沉积工艺的阻挡层703的材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。在一些实施例中，在牺牲层704上形成阻挡层705。可以通过使用一种或多种薄膜沉积工艺沉积氧化硅、氮氧化硅、或不同于半导体层709和牺牲层704的材料的任何其他合适的材料来形成阻挡层705，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。

如图9所示，方法900进行到操作906，其中阻挡插塞垂直地延伸穿过牺牲层以及第一和第二阻挡层，以将牺牲层划分成支撑部分和牺牲部分。在一些实施例中，为了形成阻挡插塞，形成垂直地延伸穿过牺牲层以及第一阻挡层和第二阻挡层的凹口，并且沉积氧化硅以填充该凹口并且氧化硅连接到第一阻挡层。

如图7A所示，使用干法刻蚀和/或湿法刻蚀(例如，反应性离子刻蚀(RIE))形成在侧视图中垂直地延伸穿过牺牲层704以及阻挡层703和705的一个或多个模式凹口706。凹口706的刻蚀可以停止在半导体层702或进一步延伸到半导体层702的顶部部分中。应当理解，凹口706在平面图中可以是环形凹陷的一部分。

如图7B所示，使用一种或多种薄膜沉积工艺将氧化硅层707或阻挡层703的任何其他材料沉积在阻挡层705上以填充凹口706(图7A所示)，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。然后可以执行CMP或任何其他合适的平坦化工艺以去除阻挡层705上的过量的氧化硅层707，从而留下垂直地延伸穿过牺牲层704以及阻挡层703和705的一个或多个阻挡插塞708。根据一些实施例，阻挡插塞708可以连接到阻挡层703。取决于凹口706是否进一步延伸到半导体层702中，阻挡插塞708也可以延伸到半导体层702中。结果，如图7C所示，阻挡插塞708可以将牺牲层704划分为牺牲部分704A和支撑部分704B。

如图9所示，方法900进行到操作908，其中在第二阻挡层和阻挡插塞上形成第三半导体层。如图7C所示，半导体层709形成在阻挡层705和阻挡插塞708上。在一些实施例中，半导体层709是N型掺杂的硅层。半导体层709可以是通过使用包括但不限于CVD，PVD，ALD或其任何组合的一种或多种薄膜沉积工艺在阻挡层705和阻挡插塞708上沉积多晶硅而形成的N型掺杂多晶硅层。在一些实施例中，当沉积多晶硅以形成N型掺杂的多晶硅层时，执行诸如P或As的N型掺杂剂的原位掺杂。

如图9所示，方法900进行到操作910，其中在牺牲层上方形成电介质堆叠层，并且电介质堆叠层具有阶梯区域，使得牺牲层的支撑部分在电介质堆叠层的阶梯区域下方并与之重叠。电介质堆叠层可以包括交错的堆叠牺牲层和堆叠电介质层。

如图7D所示，电介质堆叠层710包括形成在半导体层709上的多个第一电介质层(在本文中称为“堆叠牺牲层”712)和第二电介质层(在本文中称为“堆叠电介质层”711)的对，在本文中一起称为“电介质层对”。根据一些实施例，电介质堆叠层710包括交错的堆叠牺牲层712和堆叠电介质层711。堆叠电介质层711和堆叠牺牲层712可以交替地沉积在牺牲层704上方的半导体层709上以形成电介质堆叠层710。在一些实施例中，每个堆叠电介质层711包括氧化硅层，并且每个堆叠牺牲层712包括氮化硅层。电介质堆叠层710可以通过一种或多种薄膜沉积工艺形成，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。如图7D所示，可以在电介质堆叠层710的边缘上形成阶梯结构。可以通过朝向硅衬底701对电介质堆叠层710的电介质层对执行多个所谓的“修整-刻蚀”循环来形成阶梯结构。由于对电介质堆叠层710的电介质层对应用的重复的修整-刻蚀循环，如图7D所示，电介质堆叠层710可以具有一个或多个倾斜的边缘，并且顶部电介质层对短于底部电介质层对。即，电介质堆叠层710可以包括在其中形成有阶梯结构的阶梯区域。在一些实施例中，牺牲层704的支撑部分704B在电介质堆叠层710的阶梯区域下方并与之重叠，例如，通过对要与下面的支撑部分704B重叠的阶梯结构进行图案化。

如图9所示，方法900进行到操作912，其中形成垂直地延伸穿过电介质堆叠层、牺牲层的牺牲部分、以及第一和第二阻挡层进入第一半导体层中的沟道结构。在一些实施例中，为了形成沟道结构，形成垂直地延伸穿过电介质堆叠层、牺牲层的牺牲部分、以及第一和第二阻挡层进入第一半导体层中的沟道孔，并且沿着沟道孔的侧壁依次形成存储膜和半导体沟道。

如图7D所示，沟道孔是垂直地延伸穿过电介质堆叠层710、半导体层709、阻挡层705，牺牲层704的牺牲部分704A、和阻挡层703进入半导体层702中的开口。在一些实施例中，形成多个开口，使得每个开口在随后的工艺中成为用于生长个体沟道结构714的位置。在一些实施例中，用于形成沟道结构714的沟道孔的制造工艺包括湿法刻蚀和/或干法刻蚀，例如深RIE(DRIE)。在一些实施例中，沟道结构714的沟道孔进一步延伸穿过半导体层702的顶部部分。穿过电介质堆叠层710、半导体层709、阻挡层705、牺牲层704的牺牲部分704A、和阻挡层703的刻蚀工艺可以继续刻蚀半导体层702的一部分。在一些实施例中，在刻蚀穿过电介质堆叠层710、半导体层709、阻挡层705、牺牲层704的牺牲部分704A、阻挡层703之后，使用单独的刻蚀工艺来刻蚀半导体层702的一部分。

如图7D所示，沿着沟道孔的侧壁和底表面的依次形成存储膜718(包括阻挡层、存储层、和隧穿层)和半导体沟道716(按此顺序)。在一些实施例中，首先沿着沟道孔的侧壁和底表面沉积存储膜718，然后在存储膜718之上沉积半导体沟道716。可以使用一种或多种薄膜沉积工艺依次沉积阻挡层、存储层、和隧穿层(按此顺序)来形成存储膜718，所述薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。然后可以通过使用一种或多种薄膜沉积工艺在存储膜718的隧穿层之上沉积半导体材料(例如，多晶硅)来形成半导体沟道716，所述薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。在一些实施例中，依次沉积第一氧化硅层、氮化硅层、第二氧化硅层、和多晶硅层(“SONO”结构)来形成存储膜718和半导体沟道716。

如图7D所示，在沟道孔中和半导体沟道716之上形成帽盖层，以完全或部分地填充沟道孔(例如，没有或具有气隙)。可以通过使用一种或多种薄膜沉积工艺沉积电介质材料(例如，氧化硅)来形成帽盖层，所述薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。然后可以在沟道孔的顶部部分中形成沟道插塞。在一些实施例中，通过CMP、湿法刻蚀、和/或干法刻蚀去除电介质堆叠层710的顶表面上的存储膜718、半导体沟道716、和帽盖层的部分并对其进行平坦化。然后，可以通过对半导体沟道716以及沟道孔的顶部部分中的帽盖层的部分进行湿法刻蚀和/或干法刻蚀，在沟道孔的顶部部分中形成凹陷。然后可以通过一种或多种薄膜沉积工艺，通过将半导体材料(例如，多晶硅)沉积到凹陷中来形成沟道插塞，所述薄膜沉积工艺例如CVD、PVD、ALD、或其任何组合。从而形成穿过电介质堆叠层710、半导体层709、阻挡层705、牺牲层704的牺牲部分704A、和阻挡层703进入半导体层702中的沟道结构714。

如图9所示，方法900进行到操作914，其中形成垂直地延伸穿过电介质堆叠层的开口以暴露牺牲层的牺牲部分的一部分。如图7D所示，狭缝720是垂直地延伸穿过电介质堆叠层710和半导体层709停止在阻挡层705的开口。在一些实施例中，用于形成狭缝720的制造工艺包括湿法刻蚀和/或干法刻蚀，例如DRIE。阻挡层705可以用作刻蚀缝隙720的刻蚀停止层。可以使用湿法刻蚀或干法刻蚀进一步去除阻挡层705的一部分，以暴露牺牲层704的牺牲部分704A的一部分。

如图9所示，方法900进行到操作916，其中通过开口用与牺牲层的支撑部分共面的第二半导体层替换牺牲层的牺牲部分。在一些实施例中，为了用第二半导体层替换牺牲层的牺牲部分，通过开口去除牺牲层的牺牲部分以形成腔体，所述去除停止在阻挡插塞和第一阻挡层，并且通过开口将掺杂的多晶硅沉积到腔体中以形成第二半导体层。在一些实施例中，为了用第二半导体层替换牺牲层的牺牲部分，通过开口去除存储膜的一部分，以沿着沟道孔的侧壁暴露半导体沟道的一部分，使得第二半导体层与半导体沟道的暴露部分接触。在一些实施例中，在用第二半导体层替换牺牲层的牺牲部分之后，例如通过使用所谓的“栅极替换”工艺，通过开口用存储堆叠层替换电介质堆叠层。在一些实施例中，为了用存储堆叠层替换电介质堆叠层，通过开口用堆叠导电层替换堆叠牺牲层。在一些实施例中，存储堆叠层包括交错的堆叠导电层和堆叠电介质层。

如图7E所示，通过湿法刻蚀和/或干法刻蚀去除牺牲层704的牺牲部分704A(图7D所示)来形成腔体723。在一些实施例中，牺牲层704包括多晶硅或氮化硅，其可以通过穿过狭缝720施加氢氧化四甲基铵(TMAH)刻蚀剂或磷酸刻蚀剂来去除，其可以停止在横向地在支撑部分704B和牺牲部分704A之间的阻挡插塞708，并且停止在垂直地在牺牲层704和半导体层702之间的阻挡层703。在一些实施例中，牺牲部分704A的刻蚀也停止在垂直地在牺牲层704和半导体层709之间的阻挡层705。即，根据一些实施例，牺牲层704的牺牲部分704A的去除不影响支撑部分704B和半导体层702和709。在一些实施例中，在去除牺牲层704的牺牲部分704A之前，沿着狭缝720的侧壁形成间隔物722。可以通过使用一种或多种薄膜沉积工艺将电介质材料(例如，氮化硅、氧化硅、和氮化硅)沉积到狭缝720中来形成间隔物722，所述薄膜沉积工艺例如CVD、PVD、ALD、或其任何组合。

如图7F所示，去除在腔体723中暴露的沟道结构714的存储膜718的一部分(图7E所示)，以暴露沟道结构714的半导体沟道716的沿着沟道孔的侧壁并邻接腔体723的部分。在一些实施例中，通过穿过狭缝720和腔体723施加刻蚀剂来刻蚀阻挡层(例如，包括氧化硅)、存储层(例如，包括氮化硅)、和隧穿层(例如，包括氧化硅)的部分，所述刻蚀剂是例如用于刻蚀氮化硅的磷酸和用于刻蚀氧化硅的氢氟酸。沟道结构714的半导体沟道716可以使刻蚀停止。包括电介质材料的间隔物722(图7E所示)还可以保护电介质堆叠层710免受存储膜718的刻蚀，并且间隔物722可以由刻蚀剂去除，其步骤与去除存储膜718的一部分的步骤相同。类似地，也可以通过与去除存储膜718的一部分相同的步骤来去除阻挡层703和705的暴露在腔体723(图7E所示)中的部分。然而，根据一些实施例，当阻挡插塞708使刻蚀停止时，刻蚀不会影响与牺牲层704的支撑部分704B重叠的阻挡层703和705的其余部分。

如图7F所示，在半导体层702上方形成半导体层724，并且半导体层724与半导体层702接触。在一些实施例中，通过使用一种或多种薄膜沉积工艺通过狭缝720将多晶硅沉积到腔体723(图7E所示)中来形成半导体层724，所述薄膜沉积工艺例如CVD、PVD、ALD、或其任何组合。在一些实施例中，当沉积多晶硅以形成N型掺杂的多晶硅层作为半导体层724时，执行诸如P或As的N型掺杂剂的原位掺杂。半导体层724可以填充腔体723以与沟道结构714的半导体沟道716的暴露部分以及阻挡插塞708接触。结果，根据一些实施例，由此通过缝隙720用半导体层724替换牺牲层704的牺牲部分704A。

如图7F所示，由此形成与半导体层724共面的支撑结构726。支撑结构726可以包括横向地在半导体层724和牺牲层704的支撑部分704B之间的阻挡插塞708，以及垂直地将支撑部分704B夹在中间的阻挡层703和705的部分。在一些实施例中，支撑结构726在电介质堆叠层710的阶梯区域下方并与之重叠。当用半导体层724替换牺牲层的牺牲部分704A时，因为支撑结构726与电介质堆叠层710的阶梯区域重叠(如图7E所示)保持完整，可以将支撑物保持在电介质堆叠层710的阶梯区域之下，以避免电介质堆叠层710塌陷。此外，当刻蚀沟道结构714的存储膜718的一部分时，垂直地延伸穿过电介质堆叠层710的阶梯区域和支撑结构726的虚拟沟道结构(未示出)也保持完整，由此进一步支撑电介质堆叠层710的阶梯区域以避免电介质堆叠层710的塌陷。

如图7F所示，用堆叠导电层728替换堆叠牺牲层712(图7D所示)，由此形成包括交错的堆叠导电层728和堆叠电介质层711的存储堆叠层730，从而替换电介质堆叠层710(图7E所示)。在一些实施例中，首先通过穿过缝隙720去除堆叠牺牲层712来形成横向凹陷(未示出)。在一些实施例中，通过穿过狭缝720施加刻蚀剂来去除堆叠牺牲层712，从而在堆叠电介质层711之间创建交错的横向凹陷。刻蚀剂可以包括对堆叠电介质层711有选择性刻蚀堆叠牺牲层712的任何合适的刻蚀剂。

如图7G所示，通过狭缝720将堆叠导电层728(包括栅电极和粘合剂层)沉积到横向凹陷中。在一些实施例中，在堆叠导电层728之前将栅极电介质层732沉积到横向凹陷中，使得堆叠导电层728沉积在栅极电介质层上。可以使用一种或多种薄膜沉积工艺来沉积堆叠导电层728(例如，金属层)，所述薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。在一些实施例中，也沿着狭缝720的侧壁和在狭缝720的底部形成栅极电介质层732(例如，高k电介质层)。结果，根据一些实施例，由此形成垂直地延伸穿过存储堆叠层730以及半导体层709和724进入半导体层702中的沟道结构714。

如图7G所示，形成垂直地延伸穿过存储堆叠层730的绝缘结构736，绝缘结构736停止在半导体层724上。可以通过使用一种或多种薄膜沉积工艺将一种或多种电介质材料(例如，氧化硅)沉积到狭缝720中以完全或部分地填充狭缝720(具有或不具有气隙)来形成绝缘结构736，所述薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。在一些实施例中，绝缘结构736包括栅极电介质层732(例如，包括高k电介质)和电介质帽盖层734(例如，包括氧化硅)。

如图7H所示，在形成绝缘结构736之后，形成包括沟道局部触点744和字线局部触点742的局部触点以及外围触点738和740。可以通过使用一种或多种薄膜沉积工艺在存储堆叠层730的顶部上沉积电介质材料(例如，氧化硅或氮化硅)来在存储堆叠层730上形成局部电介质层，所述薄膜沉积工艺例如CVD、PVD、ALD、或其任何组合。沟道局部触点744、字线局部触点742、以及外围触点738和740可以通过使用湿法刻蚀和/或干法刻蚀(例如，RIE)，刻蚀穿过局部电介质层(和任何其他ILD层)的接触开口，之后使用一种或多种薄膜沉积工艺用导电材料填充该接触开口而形成，所述薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。

在一些实施例中，形成在第一半导体层上方与第一半导体层接触的源极触点。如图7I所示，在一些实施例中，以与形成字线局部触点742相同的工艺来形成正面源极触点737。正面源极触点737可以与半导体层709接触。

如图7H和图7I所示，在沟道局部触点744、字线局部触点742、以及外围触点738和740上方形成键合层746。键合层746包括电连接到沟道局部触点744、字线局部触点742、和外围触点738和740的键合触点。为了形成键合层746，使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、或其任何组合)沉积ILD层，并且使用湿法刻蚀和/或干法刻蚀(例如，RIE)形成穿过ILD层的键合触点，之后进行一种或多种薄膜沉积工艺，例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。

如图9所示，方法900进行到操作918，其中以面对面的方式键合第一衬底和第二衬底。该键合可以是混合键合。如图7J所示，将硅衬底701和形成在其上的部件(例如，穿过其形成的存储堆叠层730和沟道结构714)上下翻转。根据一些实施例，面朝下的键合层746与面朝上的键合层748键合(即，以面对面的方式键合)，由此在硅衬底701和750之间形成键合界面754。在一些实施例中，在键合之前，对键合表面应用例如等离子体处理、湿法处理、和/或热处理的处理工艺。在键合之后，键合层746中的键合触点和键合层748中的键合触点对准并且彼此接触，使得可以将存储堆叠层730和穿过其形成的沟道结构714电连接到外围电路752，并且在外围电路752上方。

在一些实施例中，在键合之后，存储堆叠层在外围电路上方。在一些实施例中，将第二衬底减薄以暴露第一半导体层，并且形成在第一半导体层上方并与之接触的源极触点。在一些实施例中，形成穿过第一半导体层的触点，并且形成在第一半导体层上方并与之接触的接触焊盘。

如图7K所示，使用CMP、研磨、干法刻蚀和/或湿法刻蚀从背面将硅衬底701(图7J所示)减薄以暴露半导体层702。然后可以通过使用一种或多种薄膜沉积工艺在半导体层702上沉积电介质材料来在半导体层702上形成一个或多个ILD层756，所述薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。在一些实施例中，背面源极触点770形成在半导体层702的背面上并与半导体层702接触。在一些实施例中，也形成垂直地延伸穿过ILD层756和半导体层702的触点766和768(例如，TSC)。在一些实施例中，使用光刻对触点766和768进行图案化以使触点766和768分别与外围触点738和740对准。

如图7K所示，在源极触点770上方形成再分布层764，并且再分布层764与源极触点770接触。在一些实施例中，通过使用一种或多种薄膜沉积工艺在半导体层702和源极触点770的顶表面上沉积导电材料(例如，Al)来形成再分布层764，所述薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。结果，半导体层724可以通过半导体层702、源极触点770、再分布层764、触点766、外围触点738、以及键合层746和748电连接到外围电路752。然后可以在再分布层764上形成钝化层772。在一些实施例中，通过使用一种或多种薄膜沉积工艺沉积电介质材料(例如，氮化硅)来形成钝化层772，所述薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺、或任何组合。在一些实施例中，在触点768上方形成接触焊盘774，并且接触焊盘774与触点768接触。在一些实施例中，通过湿法刻蚀和干法刻蚀去除钝化层772的覆盖触点768的部分，以暴露在下面的再分布层764的部分从而形成接触焊盘774。结果，用于引出的接触焊盘774可以通过触点768、外围触点740、以及键合层746和748电连接到外围电路752。

虽然图7J和图7K示出了在键合之后存储堆叠层730和沟道结构714在外围电路752上方，但是应当理解，在一些示例中，硅衬底750和701的相对位置可以颠倒，使得在键合之后存储堆叠层730和沟道结构714可以在外围电路752之下。在一些实施例中，将第一衬底减薄以形成第三半导体层，形成穿过第三半导体层的触点，并且形成在第三半导体层上方并且与之接触的接触焊盘。如图1C和图1D所示，通过将在其上形成有外围电路108的衬底减薄来形成半导体层135，形成穿过半导体层135的触点145，并且在半导体层135上方形成接触焊盘141并且接触焊盘141与触点145接触。

图8A-图8K示出了根据本公开内容的一些实施例的用于形成具有用于阶梯区域的另一个支撑结构的示例性3D存储器件的制造工艺。图10示出了根据本公开内容的一些实施例的用于形成具有用于阶梯区域的另一个支撑结构的示例性3D存储器件的方法1000的流程图。图8A-图8K和图10中描绘的3D存储器件的示例包括图4A和图4B中描绘的3D存储器件400和403。将一起描述图8A-图8K和图10。应当理解，方法1000中所示的操作不是穷举的，并且也可以在任何所示操作之前、之后、或之间执行其他操作。此外，可以同时执行、或者以与图10所示不同的顺序执行操作中的一些。

参照图10，方法1000开始于操作1002，其中在第一衬底上形成外围电路。第一衬底可以是硅衬底。如图8J所示，使用多种工艺在硅衬底850上形成多个晶体管，所述工艺包括但不限于光刻、刻蚀、薄膜沉积、热生长、注入、CMP、和任何其他合适的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底850中形成掺杂区(未示出)，该掺杂区例如用作晶体管的源极区和/或漏极区。在一些实施例中，也通过湿法刻蚀和/或干法刻蚀以及薄膜沉积在硅衬底850中形成隔离区(例如，STI)。晶体管可以在硅衬底850上形成外围电路852。

如图8J所示，在外围电路852上方形成键合层848。键合层848包括电连接到外围电路852的键合触点。为了形成键合层848，使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、或其任何组合)来沉积ILD层，并使用湿法刻蚀和/或干法刻蚀(例如，RIE)来形成穿过ILD层的键合触点，然后进行一种或多种薄膜沉积工艺，例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。

如图10所示，方法1000进行到操作1004，其中在第二衬底上依次形成第一半导体层、第一阻挡层、牺牲层、和第二阻挡层。第二衬底可以是硅衬底。在一些实施例中，牺牲层包括多晶硅或氮化硅。

如图8A所示，在硅衬底801上形成半导体层802。在一些实施例中，半导体层802是N型掺杂的硅层。半导体层802可以是P型硅衬底801中的N阱并且包括单晶硅。可以通过使用离子注入和/或热扩散将诸如P或As的(一种或多种)N型掺杂剂掺杂到P型硅衬底801中来形成N阱。半导体层802也可以是通过使用一种或多种薄膜沉积工艺在硅衬底801(P型或N型)上沉积多晶硅而形成的N型掺杂的多晶硅层，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。在一些实施例中，当沉积多晶硅来形成N型掺杂的多晶硅层时，执行诸如P或As的N型掺杂剂的原位掺杂。

如图8A所示，在半导体层802上形成阻挡层803。阻挡层803可以通过使用一种或多种薄膜沉积工艺沉积氧化硅或不同于半导体层802和牺牲层804的材料的任何其他合适的材料来形成，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。在一些实施例中，通过对半导体层802的顶部部分进行热氧化来形成阻挡层803。

如图8A所示，在阻挡层803上形成牺牲层804。可以通过沉积多晶硅、氮化硅、或任何其他合适的牺牲材料(例如，碳)来形成牺牲层804，该牺牲材料以后可以被选择性地去除并且不同于使用一种或多种薄膜沉积工艺的阻挡层803的材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。在一些实施例中，在牺牲层804上形成阻挡层805。可以通过使用一种或多种薄膜沉积工艺沉积氧化硅、氮氧化硅、或不同于半导体层809和牺牲层804的材料的任何其他合适的材料来形成阻挡层805，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。

如图10所示，方法1000进行到操作1006，其中用支撑结构替换第一和第二阻挡层和牺牲层的一部分。在一些实施例中，为了用支撑结构替换第一阻挡层和牺牲层的一部分，去除第一阻挡层和第二阻挡层以及牺牲层的一部分以形成沟槽，并且沉积氧化硅以填充该沟槽。在一些实施例中，第二阻挡层的顶表面与支撑结构的顶表面齐平。

如图8A所示，使用诸如RIE的干法刻蚀和/或湿法刻蚀形成垂直地延伸穿过牺牲层804以及阻挡层803和805的沟槽806。沟槽806的刻蚀可以停止在半导体层802。在一些实施例中，与牺牲层804的其余部分以及阻挡层803和805接触的沟槽806的一部分进一步延伸到半导体层802的顶部部分中，即，具有大于沟槽806的其余部分的深度。

如图8B所示，使用一种或多种薄膜沉积工艺将氧化硅层807或阻挡层803的任何其他材料沉积在阻挡层805上以填充沟槽806(图8A所示)，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。然后可以执行CMP或任何其他合适的平坦化工艺以去除阻挡层805上的多余的氧化硅层807，从而留下垂直地延伸穿过牺牲层804以及阻挡层803和805的支撑结构808。支撑结构808的顶表面可以与第二阻挡层805齐平。根据一些实施例，支撑结构808连接到阻挡层803。

如图10所示，方法1000进行到操作1008，其中在第二阻挡层和支撑结构上形成第三半导体层。如图8C所示，在阻挡层805和支撑结构808上形成半导体层809。在一些实施例中，半导体层809是N型掺杂的硅层。半导体层809可以是通过使用一种或多种薄膜沉积工艺在阻挡层805和支撑结构808上沉积多晶硅而形成的N型掺杂的多晶硅层，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。在一些实施例中，当沉积多晶硅以形成N型掺杂的多晶硅层时，执行诸如P或As的N型掺杂剂的原位掺杂。

如图10所示，方法1000进行到操作1010，其中在支撑结构和牺牲层的其余部分上方形成电介质堆叠层，电介质堆叠层具有阶梯区域，使得支撑结构与电介质堆叠层的阶梯区域重叠。电介质堆叠层可以包括交错的堆叠牺牲层和堆叠电介质层。

如图8D所示，电介质堆叠层810包括形成在半导体层809上的多个第一电介质层(在本文中称为“堆叠牺牲层”812)和第二电介质层(在本文中称为“堆叠电介质层”811)的对，在本文中一起称为“电介质层对”。根据一些实施例，电介质堆叠层810包括交错的堆叠牺牲层812和堆叠电介质层811。堆叠电介质层811和堆叠牺牲层812可以交替地沉积在牺牲层804上方的半导体层809上以形成电介质堆叠层810。电介质堆叠层810可以通过一种或多种薄膜沉积工艺形成，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。如图8D所示，可以在电介质堆叠层810的边缘上形成阶梯结构。可以通过朝向硅衬底801对电介质堆叠层810的电介质层对执行多个所谓的“修整-刻蚀”循环来形成阶梯结构。即，电介质堆叠层810可以包括在其中形成有阶梯结构的阶梯区域。在一些实施例中，支撑结构808在电介质堆叠层810的阶梯区域下方并与之重叠，例如，通过对要与下面的支撑结构808重叠的阶梯结构进行图案化。

如图10所示，方法1000进行到操作1012，其中形成垂直地延伸穿过电介质堆叠层、牺牲层的其余部分、以及第一和第二阻挡层进入第一半导体层中的沟道结构。在一些实施例中，为了形成沟道结构，形成垂直地延伸穿过电介质堆叠层的沟道孔、牺牲层的其余部分、以及进入第一半导体层中的第一和第二阻挡层，并且沿着沟道孔的侧壁依次形成存储膜和半导体沟道。

如图8D所示，沟道孔是垂直地延伸穿过电介质堆叠层810、半导体层809、阻挡层805、牺牲层804的其余部分、和阻挡层803的进入半导体层802中的开口。在一些实施例中，形成多个开口，使得每个开口在随后的工艺中成为用于生长个体沟道结构814的位置。在一些实施例中，用于形成沟道结构814的沟道孔的制造工艺包括湿法刻蚀和/或干法刻蚀，例如DRIE。在一些实施例中，沟道结构814的沟道孔进一步延伸穿过半导体层802的顶部部分。

如图8D所示，沿着沟道孔的侧壁和底表面依次形成存储膜818(包括阻挡层、存储层、和隧穿层)和半导体沟道816。在一些实施例中，首先沿着沟道孔的侧壁和底表面沉积存储膜818，并且然后在存储膜818之上沉积半导体沟道816。可以按此顺序使用一种或多种薄膜沉积工艺依次沉积阻挡层、存储层、和隧穿层从而形成存储膜818，所述薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。然后可以通过使用一种或多种薄膜沉积工艺在存储膜818的隧穿层之上沉积半导体材料(例如，多晶硅)来形成半导体沟道816，所述薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。可以在沟道孔中和半导体沟道816之上形成帽盖层，以完全或部分地填充沟道孔(例如，没有气隙或有气隙)。然后可以在沟道孔的顶部部分中形成沟道插塞。由此形成穿过电介质堆叠层810、半导体层809、阻挡层805、牺牲层804的其余部分、和阻挡层803并进入半导体层802中的沟道结构814。

如图10所示，方法1000进行到操作1014，其中形成垂直地延伸穿过电介质堆叠层的开口以暴露牺牲层的其余部分的一部分。如图8D所示，狭缝820是垂直地延伸穿过电介质堆叠层810和半导体层809的开口，停止在阻挡层805。在一些实施例中，用于形成狭缝820的制造工艺包括湿法刻蚀和/或干法刻蚀，例如DRIE。阻挡层805可以用作刻蚀缝隙820的刻蚀停止层。可以使用湿法刻蚀或干法刻蚀来进一步去除阻挡层805的一部分，以暴露牺牲层804的其余部分的一部分。

如图10所示，方法1000进行到操作1016，其中通过开口用与支撑结构共面的第二半导体层替换牺牲层的其余部分。在一些实施例中，为了用第二半导体层替换牺牲层的其余部分，通过开口去除牺牲层的其余部分以形成腔体，并且通过开口将掺杂的多晶硅沉积到腔体中以形成第二半导体层。在一些实施例中，为了用第二半导体层替换牺牲层的其余部分，通过开口去除存储膜的一部分，以沿着沟道孔的侧壁暴露半导体沟道的一部分，使得第二半导体层与半导体沟道的暴露部分接触。在一些实施例中，在用第二半导体层替换牺牲层的其余部分之后，例如通过使用所谓的“栅极替换”工艺，通过开口用存储堆叠层替换电介质堆叠层。在一些实施例中，为了用存储堆叠层替换电介质堆叠层，通过开口用堆叠导电层替换堆叠牺牲层。在一些实施例中，存储堆叠层包括交错的堆叠导电层和堆叠电介质层。

如图8E所示，通过湿法刻蚀和/或干法刻蚀去除牺牲层804的其余部分(图8D所示)以形成腔体823。在一些实施例中，牺牲层804包括多晶硅或氮化硅，其可以通过穿过狭缝820施加TMAH刻蚀剂或磷酸刻蚀剂来蚀刻，其可以停止在支撑结构807以及垂直地在牺牲层804和半导体层802之间的阻挡层803。在一些实施例中，在垂直位于牺牲层804和半导体层809之间的阻挡层805处停止对牺牲层804的刻蚀。即，根据一些实施例，去除牺牲层804的其余部分不会影响支撑结构808以及半导体层802和809。在一些实施例中，在去除牺牲层804的其余部分之前，沿着狭缝820的侧壁形成间隔件822。

如图8F所示，去除在腔体823(图8E所示)中暴露的沟道结构814的存储膜818的一部分，以暴露沟道结构814的半导体沟道816的沿着沟道孔的侧壁并邻接腔体823的部分。然后，通过穿过狭缝820和腔体823施加刻蚀剂来刻蚀阻挡层(例如，包括氧化硅)、存储层(例如，包括氮化硅)、和隧穿层(例如，包括氧化硅)的部分，所述刻蚀剂例如用于刻蚀氮化硅的磷酸和用于刻蚀氧化硅的氢氟酸。沟道结构814的半导体沟道816可以使刻蚀停止。包括电介质材料的隔离物822(图8E所示)还可以保护电介质堆叠层810免受存储膜818的刻蚀，并且间隔物822可以在与去除存储膜818的一部分的步骤相同的步骤中由刻蚀剂去除。类似地，也可以通过与去除存储膜818的一部分相同的步骤来去除暴露在腔体823(如图8E所示)中的阻挡层803和805。

如图8F所示，在半导体层802上方形成半导体层824，并且半导体层824与半导体层802接触。在一些实施例中，通过使用一种或多种薄膜沉积工艺通过狭缝820将多晶硅沉积到腔体823(图8E所示)中来形成半导体层824，所述薄膜沉积工艺例如CVD、PVD、ALD、或其任何组合。在一些实施例中，当沉积多晶硅以形成N型掺杂的多晶硅层作为半导体层824时，执行诸如P或As的N型掺杂剂的原位掺杂。半导体层824可以填充腔体823以与沟道结构814的半导体沟道816的暴露部分以及支撑结构808接触。结果，根据一些实施例，由此通过缝隙820用半导体层824替换牺牲层804的其余部分。

如图8F所示，当用半导体层824替换牺牲层804的其余部分时，与半导体层824共面的支撑结构808保持完整。结果，可以将支撑物保持在电介质堆叠层810的阶梯区域之下以避免电介质堆叠层810的塌陷。此外，当刻蚀沟道结构814的存储膜818的一部分时，垂直地延伸穿过电介质堆叠层810的阶梯区域和支撑结构808的虚拟沟道结构(未示出)也保持完整，由此进一步支撑电介质堆叠层810的阶梯区域以避免电介质堆叠层810的塌陷。

如图8F所示，用堆叠导电层828替换堆叠牺牲层812(图8D所示)，由此形成包括交错的堆叠导电层828和堆叠电介质层811的存储堆叠层830，从而替换电介质堆叠层810(图8E所示)。在一些实施例中，首先通过穿过缝隙820去除堆叠牺牲层812来形成横向凹陷(未示出)。在一些实施例中，通过穿过狭缝820施加刻蚀剂来去除堆叠牺牲层812，从而在堆叠电介质层811之间创建交错的横向凹陷。

如图8G所示，通过狭缝820将堆叠导电层828(包括栅电极和粘合剂层)沉积到横向凹陷中。在一些实施例中，在堆叠导电层828之前将栅极电介质层832沉积到横向凹陷中，使得堆叠导电层828沉积在栅极电介质层上。可以使用一种或更多种薄膜沉积工艺来沉积堆叠导电层828(例如，金属层)，所述薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。在一些实施例中，也沿着狭缝820的侧壁和和在狭缝820的底部形成栅极电介质层832(例如，高k电介质层)。结果，根据一些实施例，由此形成垂直地延伸穿过存储堆叠层830以及半导体层809和824进入半导体层802中的沟道结构814。

如图8G所示，形成垂直地延伸穿过存储堆叠层830的绝缘结构836，绝缘结构836停止在半导体层824上。可以通过使用一种或多种薄膜沉积工艺将一种或多种电介质材料(例如，氧化硅)沉积到狭缝820中以完全或部分地填充狭缝820(具有或不具有气隙)来形成绝缘结构836，所述薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。在一些实施例中，绝缘结构836包括栅极电介质层832(例如，包括高k电介质)和电介质帽盖层834(例如，包括氧化硅)。

如图8H所示，在形成绝缘结构836之后，形成包括沟道局部触点844和字线局部触点842的局部触点以及外围触点838和840。可以通过使用一种或多种薄膜沉积工艺在存储堆叠层830的顶部上沉积电介质材料(例如，氧化硅或氮化硅)来在存储堆叠层830上形成局部电介质层，所述薄膜沉积工艺例如CVD、PVD、ALD、或其任何组合。

在一些实施例中，形成在第一半导体层上方并与之接触的源极触点。如图8I所示，在一些实施例中，以与形成字线局部触点842相同的工艺来形成正面源极触点837。正面源极触点837可以与半导体层802或809接触。

如图8H和图8I所示，在沟道局部触点844、字线局部触点842、以及外围触点838和840上方形成键合层846。键合层846包括电连接到沟道局部触点844、字线局部触点842、以及外围触点838和840的键合触点。为了形成键合层846，使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、或其任何组合)沉积ILD层，并且使用湿法刻蚀和/或干法刻蚀(例如RIE)形成穿过ILD层的键合触点，然后进行一种或多种薄膜沉积工艺，例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。

如图10所示，方法1000进行到操作1018，其中以面对面的方式键合第一衬底和第二衬底。该键合可以是混合键合。如图8J所示，将硅衬底801和形成在其上的部件(例如，穿过其形成的存储堆叠层830和沟道结构814)上下翻转。根据一些实施例，面朝下的键合层846与面朝上的键合层848键合(即，以面对面的方式)，由此在硅衬底801和850之间形成键合界面854。在键合之后，键合层846中的键合触点和键合层848中的键合触点对准并且彼此接触，使得可以将存储堆叠层830和穿过其形成的沟道结构814电连接到外围电路852，并且在外围电路852上方。

在一些实施例中，在键合之后，存储堆叠层在外围电路上方。在一些实施例中，将第二衬底减薄以暴露第一半导体层，并且形成在第一半导体层上方并与之接触的源极触点。在一些实施例中，形成穿过第一半导体层的触点，并且形成在第一半导体层上方并与之接触的接触焊盘。

如图8K所示，使用CMP、研磨、干法刻蚀和/或湿法刻蚀从背面将硅衬底801(图8J所示)减薄以暴露半导体层802。然后可以通过使用一种或多种薄膜沉积工艺在半导体层802上沉积电介质材料来在半导体层802上形成一个或多个ILD层856，所述薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。在一些实施例中，背面源极触点870形成在半导体层802的背面上并且与半导体层802接触。在一些实施例中，也形成垂直地延伸穿过ILD层856和半导体层802的触点866和868(例如，TSC)。在一些实施例中，使用光刻对触点866和868进行图案化以使触点866和868分别与外围触点838和840对准。

如图8K所示，在源极触点870上方形成再分布层864，并且再分布层864与源极触点870接触。在一些实施例中，通过使用一种或多种薄膜沉积工艺在半导体层802和源极触点870的顶表面上沉积导电材料(例如，Al)来形成再分布层864，所述薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。结果，半导体层824可以通过半导体层802、源极触点870、再分布层864、触点866、外围触点838、以及键合层846和848电连接到外围电路852。然后可以在再分布层864上形成钝化层872。在一些实施例中，通过使用一种或多种薄膜沉积工艺沉积电介质材料(例如，氮化硅)来形成钝化层872，所述薄膜沉积工艺例如ALD、CVD、PVD、任何其他合适的工艺、或任何组合。在一些实施例中，在触点868上方形成接触焊盘874，并且接触焊盘874与触点868接触。在一些实施例中，通过湿法刻蚀和干法刻蚀去除钝化层872的覆盖触点868的部分，以暴露在下面的再分布层864的部分从而形成接触焊盘874。结果，用于引出的接触焊盘874可以通过触点868、外围触点840、以及键合层846和848电连接到外围电路852。

虽然图8J和图8K示出了在键合之后存储堆叠层830和沟道结构814在外围电路852上方，但是应当理解，在一些示例中，硅衬底850和801的相对位置可以颠倒，使得在键合之后存储堆叠层830和沟道结构814可以在外围电路852之下。在一些实施例中，将第一衬底减薄以形成第三半导体层，形成穿过第三半导体层的触点，并且形成在第三半导体层上方并与之接触的接触焊盘。如图4C和图4D所示，通过将在其上形成有外围电路108的衬底减薄来形成半导体层135，形成穿过半导体层135的触点145，并且在半导体层135上方形成接触焊盘141并且接触焊盘141与触点145接触。

根据本公开内容的一个方面，一种3D存储器件包括存储堆叠层、第一半导体层、支撑结构、第二半导体层、和多个沟道结构。存储堆叠层包括垂直地交错的导电层和电介质层，并且在平面图中具有核心阵列区域和阶梯区域。第一半导体层在存储堆叠层的核心阵列区域上方并与之重叠。支撑结构在存储堆叠层的阶梯区域上方并与之重叠。支撑结构和第一半导体层是共面的。第二半导体层在第一半导体层和支撑结构上方并与之接触。每个沟道结构垂直地延伸穿过第一半导体层和存储堆叠层的核心阵列区域进入第二半导体层中。

在一些实施例中，支撑结构的与第一半导体层接触的部分包括不同于第一半导体层的材料的材料。

在一些实施例中，支撑结构的该部分包括氧化硅。

在一些实施例中，支撑结构的其余部分包括多晶硅层或氮化硅层。

在一些实施例中，支撑结构的其余部分还包括垂直地在多晶硅或氮化硅层与第二半导体层之间的氧化硅层。

在一些实施例中，支撑结构的其余部分包括与支撑结构的与第一半导体层接触的部分相同的材料。

在一些实施例中，支撑结构的与第一半导体层接触的部分的深度大于支撑结构的其余部分的深度。

在一些实施例中，第一半导体层和第二半导体层中的每个包括N型掺杂的硅。

在一些实施例中，第一半导体层包括N型掺杂的多晶硅。

在一些实施例中，3D存储器件还包括在第一半导体层上方并且与第二半导体层接触的源极触点。

在一些实施例中，3D存储器件还包括垂直地在存储堆叠层与第一半导体层和支撑结构之间的第三半导体层，以及在第一半导体层下方并与第二或第三半导体接触的源极触点。

在一些实施例中，3D存储器件还包括第二半导体层上方的接触焊盘，以及穿过第二半导体层并且与接触焊盘接触的触点。

根据本公开内容的另一方面，一种3D存储器件包括存储堆叠层、第一半导体层、支撑结构、第二半导体层、和多个沟道结构。存储堆叠层包括交错的导电层和电介质层，并且在平面图中具有核心阵列区域和阶梯区域。第一半导体层在存储堆叠层的核心阵列区域下方并与之重叠。支撑结构在存储堆叠层的阶梯区域下方并与之重叠。支撑结构和第一半导体层是共面的。第二半导体层在第一半导体层和支撑结构的下方并与之接触。每个沟道结构垂直地延伸穿过第一半导体层和存储堆叠层的核心阵列区域进入第二半导体层中。

在一些实施例中，支撑结构的与第一半导体层接触的部分包括不同于第一半导体层的材料的材料。

在一些实施例中，支撑结构的该部分包括氧化硅。

在一些实施例中，支撑结构的其余部分包括多晶硅层或氮化硅层。

在一些实施例中，支撑结构的其余部分还包括垂直地在多晶硅或氮化硅层与第二半导体层之间氧化硅层。

在一些实施例中，支撑结构的其余部分包括与支撑结构的与第一半导体层接触的部分相同的材料。

在一些实施例中，支撑结构的与第一半导体层接触的部分的深度大于支撑结构的其余部分的深度。

在一些实施例中，第一半导体层和第二半导体层中的每个包括N型掺杂的硅。

在一些实施例中，第一半导体层包括N型掺杂的多晶硅。

在一些实施例中，3D存储器件还包括在第一半导体层下方并且与第二半导体层接触的源极触点。

在一些实施例中，3D存储器件还包括垂直地在存储堆叠与第一半导体层和支撑结构之间的第三半导体层，以及在第一半导体层上方并与第二或第三半导体接触的源极触点。

在一些实施例中，3D存储器件还包括存储堆叠层上方的第四半导体层、第四半导体层上方的接触焊盘、以及穿过第四半导体层并与接触焊盘接触的触点。

根据本公开内容的又一方面，一种3D存储器件包括第一半导体结构、第二半导体结构、以及第一半导体结构和第二半导体结构之间的键合界面。第一半导体结构包括外围电路。第二半导体结构包括存储堆叠层、第一半导体层、支撑结构、第二半导体层、和多个沟道结构。存储堆叠层包括交错的导电层和电介质层，并且在平面图中具有核心阵列区域和阶梯区域。第一半导体层与存储堆叠层的核心阵列区域重叠。支撑结构与存储堆叠层的阶梯区域重叠。支撑结构和第一半导体层是共面的。第二半导体层与第一半导体层和支撑结构接触。每个沟道结构垂直地延伸穿过第一半导体层和存储堆叠层的核心阵列区域进入第二半导体层中，并且电连接到外围电路。

在一些实施例中，支撑结构的与第一半导体层接触的部分包括不同于第一半导体层的材料的材料。

在一些实施例中，支撑结构的该部分包括氧化硅。

在一些实施例中，支撑结构的其余部分包括多晶硅层或氮化硅层。

在一些实施例中，支撑结构的其余部分还包括垂直地在多晶硅或氮化硅层与第二半导体层之间的氧化硅层。

在一些实施例中，支撑结构的其余部分包括与支撑结构的与第一半导体层接触的部分相同的材料。

在一些实施例中，支撑结构的与第一半导体层接触的部分的深度大于支撑结构的其余部分的深度。

在一些实施例中，第一半导体层和第二半导体层中的每个包括N型掺杂的硅。

在一些实施例中，第一半导体层包括N型掺杂的多晶硅。

在一些实施例中，第二半导体结构还包括与第二半导体层接触的源极触点。

在一些实施例中，第二半导体结构还包括垂直地在存储堆叠层与第一半导体层和支撑结构之间的第三半导体层，以及与第二或第三半导体层接触的源极触点。

在一些实施例中，第一半导体结构在第二半导体结构下方，并且第二半导体结构还包括第二半导体层上方的接触焊盘，以及穿过第二半导体层并且与接触焊盘接触的触点。

在一些实施例中，第一半导体结构在第二半导体结构上方，并且第二半导体结构还包括外围电路上方的第四半导体层、第四半导体层上方的接触焊盘、以及穿过第四半导体并与接触焊盘接触的触点。

特定实施例的前述描述将因此揭示本公开内容的一般性质，使得其他人在不脱离本公开内容的一般概念的情况下，可以通过应用本领域技术内的知识而容易地修改和/或适应于诸如特定实施例的各种应用，而无需过度实验。因此，基于本文提出的教导和指导，这样的修改和适应旨在落在所公开的实施例的等同形式的含义和范围内。应当理解，本文的措辞或术语是出于描述而非限制的目的，使得本说明书的术语或措辞将由技术人员鉴于教导和指导来解释。

上面已经借助于示出特定功能及其关系的实施方式的功能构建块描述了本公开内容的实施例。为了方便描述，本文已经任何定义了这些功能构建块的边界。只要适当地执行指定的功能及其关系，就可以定义其他边界。

发明内容部分和摘要部分可以阐述(一个或多个)发明人所设想的本公开内容的一个或多个但不是全部示例性实施例，并且因此，不旨在以任何方式限制本公开内容和所附权利要求。

本公开内容的广度和范围不应当由任何上述示例性实施例限制，而应当仅根据所附权利要求及其等同物来定义。