半导体存储装置

摘要

实施方式提供一种能够使读出动作高速化的半导体存储装置。实施方式的半导体存储装置包含连接于位线与源极线之间的存储单元、连接于存储单元的栅极的字线、以及执行读出动作的控制器。在读出动作中，控制器对字线(WLsel)施加第1读出电压(NR)与第2读出电压(BR)，在施加第1读出电压的第1时刻与施加第2读出电压的第2时刻分别读出数据。控制器在第1时刻与第2时刻，分别对源极线施加第1电压(Vsrc)，在对字线施加第1读出电压期间且在第1时刻之前对源极线施加高于第1电压的第2电压，在对字线施加第2读出电压期间且在第2时刻之前对源极线施加低于第1电压的第3电压。

说明书

[相关申请案]

本申请案享有以日本专利申请案2019-126990号(申请日：2019年7月8日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有能够非易失地存储数据的NAND(Not and，与非)型闪速存储器。

发明内容

实施方式提供一种能够使读出动作高速化的半导体存储装置。

实施方式的半导体存储装置包含位线、源极线、连接于位线与源极线之间的存储单元、连接于存储单元的栅极的字线、以及执行读出动作的控制器。在读出动作中，控制器对字线施加第1读出电压与第2读出电压，在施加第1读出电压的第1时刻与施加第2读出电压的第2时刻分别读出数据。控制器在第1时刻与第2时刻，分别对源极线施加第1电压，在对字线施加第1读出电压的期间且在第1时刻之前对源极线施加高于第1电压的第2电压，在对字线施加第2读出电压的期间且在第2时刻之前对源极线施加低于第1电压的第3电压。

附图说明

图1是表示第1实施方式的半导体存储装置的构成例的框图。

图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。

图3是表示第1实施方式的半导体存储装置所具备的行解码器模块的电路构成的一例的电路图。

图4是表示第1实施方式的半导体存储装置所具备的感测放大器模块的电路构成的一例的电路图。

图5是表示第1实施方式的半导体存储装置所具备的感测放大器模块中所包含的感测放大器单元的电路构成的一例的电路图。

图6是表示第1实施方式的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。

图7是表示第1实施方式的半导体存储装置所具备的存储单元阵列的单元区域内的详细平面布局的一例的俯视图。

图8是表示第1实施方式的半导体存储装置所具备的存储单元阵列的单元区域内的截面构造的一例的沿着图7的VIII-VIII线的剖视图。

图9是表示第1实施方式的半导体存储装置中的存储器柱的截面构造的一例的沿着图8的IX-IX线的剖视图。

图10是表示第1实施方式的半导体存储装置所具备的存储单元阵列的引出区域内的详细平面布局的一例的俯视图。

图11是表示第1实施方式的半导体存储装置所具备的存储单元阵列的引出区域内的截面构造的一例的沿着图10的XI-XI线的剖视图。

图12是表示适用于第1实施方式的半导体存储装置中的存储单元晶体管的数据分配的一例的图。

图13是表示第1实施方式的半导体存储装置的读出动作中的突跳动作的设定的一例的表格。

图14是表示第1实施方式的半导体存储装置中的读出动作的一例的时序图。

图15(a)～(c)是表示第1实施方式的半导体存储装置中的相邻2个状态间的失效比特的一例的阈值分布图。

图16是表示第1实施方式的半导体存储装置中的存储单元晶体管的阈值电压的分布的一例的阈值分布图。

图17是表示第2实施方式的半导体存储装置的读出动作中的突跳动作的设定的一例的表格。

图18是表示第2实施方式的半导体存储装置中的读出动作的一例的时序图。

图19是表示第3实施方式的半导体存储装置中的读出电压的设定的一例的阈值分布图。

图20是表示第3实施方式的半导体存储装置的读出动作中的突跳动作的设定的一例的表格。

图21是表示第3实施方式的半导体存储装置中的存储单元晶体管的阈值电压与实质性的读出电压的一例的阈值分布图。

图22是表示第4实施方式的半导体存储装置中的读出动作的一例的时序图。

图23是表示第4实施方式的半导体存储装置中的读出动作的一例的时序图。

图24是表示第1实施方式的第1变化例的半导体存储装置的突跳动作中的BLC及CELSRC的动作时序的一例的时序图。

图25是表示第1实施方式的第2变化例的半导体存储装置的读出动作中的突跳动作的设定的一例的表格。

具体实施方式

以下，参照附图对实施方式进行说明。各实施方式例示了用来使发明的技术思想具体化的装置或方法。附图是示意性或概念性的图，各附图的尺寸及比率等未必与实物相同。本发明的技术思想并非由构成要素的形状、构造、配置等来特定。

此外，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的字符之后的数字是通过包含相同字符的参照符号来参照，且用来区分具有相同构成的要素彼此。在无需将由包含相同字符的参照符号表示的要素相互加以区分的情况下，这些要素分别通过仅包含字符的参照符号来参照。

[1]第1实施方式

以下，对第1实施方式的半导体存储装置1进行说明。

[1-1]半导体存储装置1的构成

[1-1-1]半导体存储装置1的整体构成

图1表示第1实施方式的半导体存储装置1的构成例。半导体存储装置1是能够非易失地存储数据的NAND型闪速存储器，且能够由外部的存储器控制器2来控制。

如图1所示，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15、以及感测放大器模块16。

存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK包含能够非易失地存储数据的多个存储单元的集合，例如用作数据的删除单位。另外，在存储单元阵列10设置多条位线及多条字线。各存储单元例如与1条位线及1条字线建立关联。关于存储单元阵列10的详细构成将在下文叙述。

指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、删除动作等的命令。

地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含区块地址BAd、页地址PAd、及列地址CAd。例如，区块地址BAd、页地址PAd、及列地址CAd分别用来选择区块BLK、字线、及位线。

定序器13控制半导体存储装置1整体的动作。例如，定序器13基于保存在指令寄存器11中的指令CMD控制驱动器模块14、行解码器模块15、及感测放大器模块16等，执行读出动作、写入动作、删除动作等。

驱动器模块14产生读出动作、写入动作、删除动作等中所使用的电压。而且，驱动器模块14例如基于保存在地址寄存器12中的页地址PAd，对与所选择的字线对应的信号线施加产生的电压。

行解码器模块15基于保存在地址寄存器12中的区块地址BAd，选择对应的存储单元阵列10内的1个区块BLK。而且，行解码器模块15将例如施加至与所选择的字线对应的信号线的电压传送给所选择的区块BLK内的所选择的字线。

感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加所需的电压。另外，感测放大器模块16在读出动作中，基于位线的电压判定存储在存储单元中的数据，并将判定结果作为读出数据DAT传送给存储器控制器2。

以上所说明的半导体存储装置1及存储器控制器2也可通过它们的组合而构成1个半导体装置。作为这种半导体装置，例如可列举像SD(Secure Digital，安全数字)

[1-1-2]半导体存储装置1的电路构成

(关于存储单元阵列10的电路构成)

图2是将存储单元阵列10中所包含的多个区块BLK中1个区块BLK抽出表示实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成的一例。如图2所示，区块BLK例如包含4个串单元SU0～SU3。

各串单元SU包含与位线BL0～BLm(m为1以上的整数)分别建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷储存层，且非易失地保存数据。选择晶体管ST1及ST2分别用于各种动作时的串单元SU的选择。

在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接于被建立关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的源极连接于源极线CELSRC。

在相同的区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。串单元SU0～SU3内的各选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。相同的区块BLK中所包含的选择晶体管ST2的栅极共通连接于选择栅极线SGS。

在以上所说明的存储单元阵列10的电路构成中，位线BL由在各串单元SU中分配有相同的列地址的NAND串NS共有。源极线CELSRC例如在多个区块BLK间共有。

在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如称为单元组件CU。例如，将包含分别存储1比特数据的存储单元晶体管MT的单元组件CU的存储容量定义为“1页数据”。单元组件CU根据存储单元晶体管MT所存储的数据的比特数，可具有2页数据以上的存储容量。

此外，第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限定于以上所说明的构成。例如，各区块BLK所包含的串单元SU的个数或各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数也可分别为任意的个数。

(关于行解码器模块15的电路构成)

图3表示了第1实施方式的半导体存储装置1所具备的行解码器模块15的电路构成的一例。如图3所示，行解码器模块15例如经由信号线CG0～CG7、SGDD0～SGDD3、SGSD、USGD、及USGS连接于驱动器模块14。

以下，着眼于与区块BLK0对应的行解码器RD0，对行解码器RD的详细电路构成进行说明。行解码器RD例如包含区块解码器BD、传送栅极线TG及bTG、以及晶体管TR0～TR17。

区块解码器BD将区块地址BAd解码。而且，区块解码器BD基于解码结果对传送栅极线TG及bTG分别施加规定的电压。施加至传送栅极线TG的电压与施加至传送栅极线bTG的电压存在互补的关系。换句话说，对传送栅极线TGb输入传送栅极线TG的反转信号。

晶体管TR0～TR17分别为高耐压的N型的MOS(metal oxide semiconductor，金属氧化物半导体)晶体管。晶体管TR0～TR12的各栅极共通连接于传送栅极线TG。晶体管TR13～TR17的各栅极共通连接于传送栅极线bTG。另外，各晶体管TR连接于从驱动器模块14配线的信号线与设置在对应的区块BLK的配线之间。

具体来说，晶体管TR0的漏极连接于信号线SGSD。晶体管TR0的源极连接于选择栅极线SGS。晶体管TR1～TR8的各漏极分别连接于信号线CG0～CG7。晶体管TR1～TR8的各源极分别连接于字线WL0～WL7。晶体管TR9～TR12的各漏极分别连接于信号线SGDD0～SGDD3。晶体管TR9～TR12的各源极分别连接于选择栅极线SGD0～SGD3。晶体管TR13的漏极连接于信号线USGS。晶体管TR13的源极连接于选择栅极线SGS。晶体管TR14～TR17的各漏极共通连接于信号线USGD。晶体管TR14～TR17的各源极分别连接于选择栅极线SGD0～SGD3。

例如，信号线CG0～CG7作为全局字线发挥功能，字线WL0～WL7作为本地字线发挥功能。另外，信号线SGDD0～SGDD3、及SGSD作为全局传送栅极线发挥功能，选择栅极线SGD0～SGD3、及SGS作为本地传送栅极线发挥功能。

根据以上的构成，行解码器模块15能够选择区块BLK。具体来说，在各种动作时，与已选择的区块BLK对应的区块解码器BD将“H”电平及“L”电平的电压分别施加至传送栅极线TG及bTG，与非选择的区块BLK对应的区块解码器BD将“L”电平及“H”电平的电压分别施加至传送栅极线TG及bTG。

此外，以上所说明的行解码器模块15的电路构成只不过为一例，可适当变更。例如，行解码器模块15所包含的晶体管TR的个数可设计为基于设置在各区块BLK的配线的条数的个数。

(关于感测放大器模块16的电路构成)

图4表示了第1实施方式的半导体存储装置1所具备的感测放大器模块16的电路构成的一例。如图4所示，各感测放大器单元SAU例如包含位线连接部BLHU、感测放大器部SA、逻辑电路LC、以及锁存电路SDL、ADL、BDL、CDL、DDL及XDL。

位线连接部BLHU包含连接于被建立关联的位线BL与感测放大器部SA之间的高耐压的晶体管。感测放大器部SA、逻辑电路LC、以及锁存电路SDL、ADL、BDL、CDL、DDL及XDL共通连接于总线LBUS。锁存电路SDL、ADL、BDL、CDL、DDL及XDL能够相互收发数据。

对各感测放大器部SA例如输入由定序器13产生的控制信号STB。而且，感测放大器部SA基于确立控制信号STB的时序，判定读出至被建立关联的位线BL的数据为“0”还是为“1”。也就是说，感测放大器部SA基于位线BL的电压，判定已选择的存储单元所存储的数据。

逻辑电路LC使用保存在连接于共通的总线LBUS的锁存电路SDL、ADL、BDL、CDL、DDL及XDL中的数据执行各种逻辑运算。具体来说，逻辑电路LC能够使用保存在2个锁存电路中的数据，执行AND运算、OR运算、NAND运算、NOR运算、EXNOR运算等。

锁存电路SDL、ADL、BDL、CDL、DDL及XDL分别暂时保存数据。锁存电路XDL用于半导体存储装置1的输入输出电路与感测放大器单元SAU之间的数据DAT的输入输出。另外，锁存电路XDL例如也可用作半导体存储装置1的高速缓冲存储器。半导体存储装置1只要至少锁存电路XDL空出则能够成为待命状态。

图5表示了第1实施方式的半导体存储装置1中的感测放大器单元SAU的电路构成的一例。如图5所示，例如，感测放大器部SA包含晶体管20～27以及电容器28，位线连接部BLHU包含晶体管29。晶体管20为P型的MOS晶体管。晶体管21～27分别为N型的MOS晶体管。晶体管29为比晶体管20～27的各自更高耐压的N型的MOS晶体管。

晶体管20的源极连接于电源线。晶体管20的漏极连接于节点ND1。晶体管20的栅极例如连接于锁存电路SDL内的节点SINV。晶体管21的漏极连接于节点ND1。晶体管21的源极连接于节点ND2。对晶体管21的栅极输入控制信号BLX。晶体管22的漏极连接于节点ND1。晶体管22的源极连接于节点SEN。对晶体管22的栅极输入控制信号HLL。

晶体管23的漏极连接于节点SEN。晶体管23的源极连接于节点ND2。对晶体管23的栅极输入控制信号XXL。晶体管24的漏极连接于节点ND2。对晶体管24的栅极输入控制信号BLC。晶体管25的漏极连接于节点ND2。晶体管25的源极连接于节点SRC。晶体管25的栅极例如连接于锁存电路SDL内的节点SINV。

晶体管26的源极接地。晶体管26的栅极连接于节点SEN。晶体管27的漏极连接于总线LBUS。晶体管27的源极连接于晶体管26的漏极。对晶体管27的栅极输入控制信号STB。电容器28的一个电极连接于节点SEN。对电容器28的另一个电极输入时钟CLK。

晶体管29的漏极连接于晶体管24的源极。晶体管29的源极连接于位线BL。对晶体管29的栅极输入控制信号BLS。

锁存电路SDL例如包含反相器60及61、以及n通道MOS晶体管62及63。反相器60的输入节点连接于节点SLAT，反相器60的输出节点连接于节点SINV。反相器61的输入节点连接于节点SINV，反相器61的输出节点连接于节点SLAT。晶体管62的一端连接于节点SINV，晶体管62的另一端连接于总线LBUS，对晶体管62的栅极输入控制信号STI。晶体管63的一端连接于节点SLAT，晶体管63的另一端连接于总线LBUS，对晶体管63的栅极输入控制信号STL。例如，在节点SLAT中保存的数据相当于保存在锁存电路SDL中的数据，在节点SINV中保存的数据相当于保存在节点LAT中的数据的反转数据。

锁存电路ADL、BDL、CDL、DDL及XDL的电路构成例如与锁存电路SDL的电路构成相同。例如，锁存电路ADL在节点ALAT中保存数据，在节点AINV中保存它的反转数据。另外，例如，对锁存电路ADL的晶体管62的栅极输入控制信号ATI，对锁存电路ADL的晶体管63的栅极输入控制信号ATL。省略锁存电路BDL、CDL、DDL及XDL的说明。

在以上所说明的感测放大器单元SAU的电路构成中，对连接于晶体管20的源极的电源线例如施加电源电压VDD。对节点SRC例如施加接地电压VSS。控制信号BLX、HLL、XXL、BLC、STB、及BLS、以及时钟CLK分别例如由定序器13产生。

此外，第1实施方式的半导体存储装置1所具备的感测放大器模块16并不限定于以上所说明的电路构成。例如，各感测放大器单元SAU所具备的锁存电路的个数可基于1个单元组件CU所存储的页数适当变更。感测放大器单元SAU内的逻辑电路LC只要能够利用仅感测放大器单元SAU内的锁存电路执行逻辑运算则也可省略。

[1-1-3]半导体存储装置1的构造

以下，对实施方式中的半导体存储装置1的构造的一例进行说明。

此外，在以下参照的附图中，X方向与字线WL的延伸方向对应，Y方向与位线BL的延伸方向对应，Z方向与相对于用作形成半导体存储装置1的半导体层的半导体衬底的表面的铅直方向对应。在俯视图中，为了容易观察图而适当附加了影线。附加在俯视图中的影线未必与附加了影线的构成要素的原材料或特性关联。在本说明书中，为了容易观察图而适当省略了配线、触点等构成要素。

(关于存储单元阵列10的平面布局)

图6是第1实施方式的半导体存储装置1所具备的存储单元阵列10的平面布局的一例，且将与1个区块BLK(也就是说，串单元SU0～SU3)对应的区域抽出表示。如图6所示，存储单元阵列10包含多个狭缝SLT。另外，存储单元阵列10的平面布局例如在X方向，分割为多个单元区域CA与引出区域HA。

多个狭缝SLT分别沿着X方向延伸而设置，且在X方向横穿存储单元阵列10的区域。另外，多个狭缝SLT排列在Y方向。狭缝SLT具有在内部埋入着绝缘部件及导电部件的构造，设置在相同的配线层且经由该狭缝SLT将相邻的导电体层间分断。具体来说，狭缝SLT例如将与字线WL0～WL7、以及选择栅极线SGD及SGS分别对应的多个配线层分断。

单元区域CA为形成NAND串NS的区域。引出区域HA为形成用来将连接于NAND串NS的字线WL以及选择栅极线SGS及SGD与行解码器模块15之间电连接的触点的区域。引出区域HA例如配置在存储单元阵列10的X方向上的一侧，与单元区域CA相邻。在本说明书中，在单元区域CA内，将与引出区域HA的距离近的部分称为“近端(Near)”，将与引出区域HA的距离远的部分称为“远端(Far)”，用于以下的说明。

在以上所说明的实施方式中的存储单元阵列10的平面布局中，由狭缝SLT隔开的区域分别与1个串单元SU对应。也就是说，在本例中，分别在X方向延伸的串单元SU0～SU3排列在Y方向。而且，在存储单元阵列10中，例如图6所示的布局重复配置在Y方向。

(关于单元区域CA中的存储单元阵列10的构造)

图7表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的单元区域CA中的详细平面布局的一例，且将与1个串单元SU对应的区域的一部分抽出表示。如图7所示，在单元区域CA中，存储单元阵列10例如包含多个存储器柱MP、多个触点CV、及多条位线BL。另外，狭缝SLT例如包含触点LI及间隔件SP。

存储器柱MP分别例如作为1个NAND串NS发挥功能。多个存储器柱MP例如在相邻的2个狭缝SLT间的区域中，配置为4行锯齿状。并不限定于此，相邻的2个狭缝SLT间的存储器柱MP的个数及配置可适当变更。

多条位线BL各至少一部分在Y方向延伸，且排列在X方向。各位线BL以针对每个串单元SU与至少1个存储器柱MP重叠的方式配置。在本例中，在各存储器柱MP中，重叠配置着2条位线BL。在与存储器柱MP重叠的多条位线BL中1条位线BL与该存储器柱MP之间设置触点CV。各存储器柱MP经由触点CV而与对应的位线BL电连接。而且，在1条位线BL，例如在由狭缝SLT隔开的各个空间中连接1个触点CV。

在各狭缝SLT内，触点LI的至少一部分在X方向延伸而设置。间隔件SP设置在触点LI的侧面。触点LI与邻接于狭缝SLT的多个配线层之间由间隔件SP来绝缘。触点LI用作源极线CELSRC。触点LI既可为半导体，也可为金属。作为间隔件SP，使用氧化硅(SiO

图8是沿着图7的VIII-VIII线的剖视图，表示了第1实施方式的半导体存储装置1所具备的存储单元阵列10的单元区域CA中的截面构造的一例。如图8所示，存储单元阵列10还包含P型阱区域30、绝缘体层32、37及38、以及导电体层33～36。

P型阱区域30设置在半导体衬底的表面附近，包含N型半导体区域31。N型半导体区域31是设置在P型阱区域30的表面附近的N型杂质的扩散区域。N型半导体区域31中例如掺杂着磷(P)。

在P型阱区域30上设置绝缘体层32。在绝缘体层32上，交替地积层导电体层33与绝缘体层37。导电体层33例如形成为沿着XY平面扩展的板状。所积层的多个导电体层33用作选择栅极线SGS。导电体层33例如包含钨(W)。

在最上层的导电体层33的上方，交替地积层导电体层34与绝缘体层37。导电体层34例如形成为沿着XY平面扩展的板状。所积层的多个导电体层34从P型阱区域30侧起依次分别用作字线WL0～WL7。导电体层34例如包含钨(W)。

在最上层的导电体层34的上方，交替地积层导电体层35与绝缘体层37。导电体层35例如形成为沿着XY平面扩展的板状。所积层的多个导电体层35用作选择栅极线SGD。导电体层35例如包含钨(W)。

在最上层的导电体层35的上方，介隔绝缘体层38设置导电体层36。导电体层36例如形成为在Y方向延伸的线状，用作位线BL。也就是说，在未图示的区域中多个导电体层36沿着X方向排列。导电体层36例如包含铜(Cu)。

存储器柱MP分别沿着Z方向延伸而设置，且贯通绝缘体层32及37、以及导电体层33～35。存储器柱MP的底部与P型阱区域30相接。另外，存储器柱MP分别包含例如半导体层40、隧道绝缘膜41、绝缘膜42、及阻挡绝缘膜43。

半导体层40沿着Z方向延伸而设置。例如，半导体层40的上端包含在比最上层的导电体层35更靠上层，半导体层40的下端与P型阱区域30接触。隧道绝缘膜41覆盖半导体层40的侧面。绝缘膜42覆盖隧道绝缘膜41的侧面。阻挡绝缘膜43覆盖绝缘膜42的侧面。隧道绝缘膜41及阻挡绝缘膜43分别例如包含氧化硅(SiO

在存储器柱MP内的半导体层40上，设置柱状的触点CV。在图示的区域中，显示了与2根存储器柱MP中的1根存储器柱MP对应的触点CV。在该区域中未连接触点CV的存储器柱MP，在未图示的区域中连接着触点CV。

在触点CV的上表面，接触着1个导电体层36、也就是1条位线BL。如上所述，在1个导电体层36(1条位线BL)，在由狭缝SLT隔开的各个空间中，连接着1个触点CV。也就是说，在导电体层36分别电连接着相邻的2条狭缝SLT间的1根存储器柱MP。

狭缝SLT例如形成为沿着XZ平面扩展的形状，且将绝缘体层32及37、以及导电体层33～35分断。狭缝SLT的上端包含于最上层的导电体层35与导电体层36之间的层。狭缝SLT的下端与P型阱区域30内的N型半导体区域31接触。具体来说，狭缝SLT内的触点LI形成为沿着XZ平面扩展的板状。触点LI的底部与N型半导体区域31电连接。狭缝SLT内的间隔件SP覆盖触点LI的侧面。触点LI与导电体层33～35各自之间由间隔件SP分离。

图9是沿着图8的IX-IX线的剖视图，表示第1实施方式的半导体存储装置1中的存储器柱MP的截面构造的一例，且将与半导体衬底的表面平行且包含导电体层34的层中的存储器柱MP的截面抽出表示。如图9所示，在包含导电体层34的层中，半导体层40例如设置在存储器柱MP的中央部。隧道绝缘膜41包围半导体层40的侧面。绝缘膜42包围隧道绝缘膜41的侧面。阻挡绝缘膜43包围绝缘膜42的侧面。导电体层34包围阻挡绝缘膜43的侧面。

在以上所说明的存储器柱MP的构造中，存储器柱MP与导电体层33交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层34交叉的部分作为存储单元晶体管MT发挥功能。存储器柱MP与导电体层35交叉的部分作为选择晶体管ST1发挥功能。也就是说，半导体层40作为存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2的各通道发挥功能。绝缘膜42作为存储单元晶体管MT的电荷储存层发挥功能。

(关于引出区域HA中的存储单元阵列10的构造)

图10是第1实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA中的详细平面布局的一例，且将与1个串单元SU对应的区域抽出表示。另外，在图10中也显示了位于引出区域HA附近的单元区域CA的端部。如图10所示，在引出区域HA中，选择栅极线SGS、字线WL0～WL7、以及选择栅极线SGD分别具有在端部中不与上层的导电体层重叠的阶台部分。

阶台部分例如具有像阶梯(step)、阶地(terrace)或边石(rimstone)一样的形状。具体来说，选择栅极线SGS与字线WL0之间、字线WL0与字线WL1之间、···、字线WL6与字线WL7之间、字线WL7与选择栅极线SGD之间分别具有阶差。另外，选择栅极线SGS、字线WL0～WL7、以及选择栅极线SGD的各端部配置在相邻的2条狭缝SLT间。引出区域HA内的狭缝SLT的构造与单元区域CA内相同。

另外，在引出区域HA中存储单元阵列10还包含多个触点CC。多个触点CC分别配置在选择栅极线SGS、字线WL0～WL7、以及选择栅极线SGD的各阶台部分。也就是说，多个触点CC分别与字线WL0～WL7以及选择栅极线SGD及SGS电连接。而且，字线WL0～WL7以及选择栅极线SGD及SGS分别经由对应的触点CC而与行解码器模块15电连接。

图11是沿着图10的XI-XI线的剖视图，表示了第1实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA中的截面构造的一例。如图11所示，在引出区域HA中，与字线WL以及选择栅极线SGD及SGS分别对应的多个导电体层的端部设置为阶梯状。另外，在引出区域HA中存储单元阵列10还包含多个导电体层50。

具体来说，在与选择栅极线SGS对应的多个导电体层33、与字线WL0～WL7分别对应的多个导电体层34、以及与选择栅极线SGD对应的多个导电体层35的各阶台部分上，分别设置1个触点CC。在各触点CC上设置1个导电体层50，且该触点CC及导电体层50间电连接。

此外，引出区域HA中的存储单元阵列10的构成并不限定于以上所说明的构成。例如，已积层的字线WL以及选择栅极线SGD及SGS的端部也可在Y方向形成阶差。引出区域HA中的已积层的字线WL以及选择栅极线SGD及SGS的端部也可为任意行数的阶梯状。所形成的阶梯构造也可在选择栅极线SGS、字线WL、以及选择栅极线SGD之间不同。

[1-1-4]存储单元晶体管MT的存储方式

图12表示了应用使1个存储单元晶体管MT存储4比特数据的QLC(Quadruple-LevelCell)方式的情况下的存储单元晶体管MT的阈值电压的分布(阈值分布)、及数据分配的一例。在图12所示的阈值分布中，纵轴与存储单元晶体管MT的数量NMTs对应，横轴与存储单元晶体管MT的阈值电压Vth对应。

如图12所示，应用QLC方式的存储单元晶体管MT的阈值分布被分类为16种类。QLC方式中的16种阈值分布从阈值电压低的一侧起依次例如被称为“Er”状态、“A”状态、“B”状态、“C”状态、“D”状态、“E”状态、“F”状态、“G”状态、“H”状态、“I”状态、“J”状态、“K”状态、“L”状态、“M”状态、“N”状态、“O”状态。而且，对16种阈值分布分别例如分配以下所示的4比特数据。

(例)状态名：“(下位比特/中位比特/上位比特/最上位比特)”数据

“Er”状态：“1111”数据

“A”状态：“0111”数据

“B”状态：“0101”数据

“C”状态：“0001”数据

“D”状态：“1001”数据

“E”状态：“1000”数据

“F”状态：“0000”数据

“G”状态：“0100”数据

“H”状态：“0110”数据

“I”状态：“0010”数据

“J”状态：“0011”数据

“K”状态：“1011”数据

“L”状态：“1010”数据

“M”状态：“1110”数据

“N”状态：“1100”数据

“O”状态：“1101”数据。

在相邻的阈值分布之间分别设定读出电压。例如，在“Er”状态与“A”状态之间设定读出电压AR。在“A”状态与“B”状态之间设定读出电压BR。在“B”状态与“C”状态之间设定读出电压CR。以下，相同地，读出电压DR、ER、FR、GR、HR、IR、JR、KR、LR、MR、NR、及OR分别设定在相邻的2个状态间。而且，读出路径电压VREAD设定为高于“O”状态的电压。对控制栅极施加有读出路径电压VREAD的存储单元晶体管MT不依赖于存储数据成为导通状态。

在应用以上所说明的数据分配的情况下，由下位比特构成的1页数据(下位页数据)由使用读出电压AR、DR、FR、及KR的读出动作来确定。由中位比特构成的1页数据(中位页数据)由使用读出电压CR、GR、IR、及MR的读出动作来确定。由上位比特构成的1页数据(上位页数据)由使用读出电压BR、HR、及NR的读出动作来确定。由最上位比特构成的1页数据(最上位页数据)由使用读出电压ER、JR、LR、及OR的读出动作来确定。

这种数据分配由于下位页数据、中位页数据、上位页数据、及最上位页数据分别由4次、4次、3次、及4次的读出来确定，所以例如被称为“4-4-3-4代码”。在本说明书中，以存储单元晶体管MT的数据分配应用“4-4-3-4代码”的情况为例进行说明。

[1-2]半导体存储装置1的动作

第1实施方式的半导体存储装置1在读出动作中执行突跳动作。所谓突跳动作，是指在对规定的配线施加目标的电压之前，暂时地施加比目标的电压低或高的电压的动作。突跳动作例如以信号线CG、控制信号BLX及BLC、以及源极线CELSRC的各个作为对象而执行。以下，将在突跳动作中施加目标的电压之前施加的电压称为突跳电压，将突跳电压与目标的电压的差量称为突跳量。将施加低于目标的电压的突跳电压的动作，也就是说突跳量为负的值的突跳动作称为负突跳(Negative kick)。将施加高于目标的电压的突跳电压的动作，也就是说突跳量为正的值的突跳动作称为正突跳(Positive kick)。将执行突跳动作的期间称为突跳期间。

例如，在以信号线CG作为对象执行突跳动作的情况下，字线WL的远端中的电压比不执行信号线CG的突跳动作的情况下更快地到达目标的电压值。对信号线CG执行突跳动作的情况与对字线WL执行突跳动作的情况同义。因此，在本说明书中，也将信号线CG的突跳动作称为字线WL的突跳动作。

在以控制信号BLC作为对象执行正突跳的情况下，从感测放大器单元SAU供给至位线BL的电流量变多。在以控制信号BLC作为对象执行负突跳的情况下，从感测放大器单元SAU供给至位线BL的电流量变少。对控制信号BLC执行突跳动作的情况与对位线BL执行突跳动作的情况同义。因此，在本说明书中，也将控制信号BLC的突跳动作称为位线BL的突跳动作。

在以源极线CELSRC作为对象执行正突跳的情况下，存储单元晶体管MT难以导通，从位线BL向源极线CELSRC的放电得到抑制。在以源极线CELSRC作为对象执行负突跳的情况下，存储单元晶体管MT容易导通，从位线BL向源极线CELSRC的放电得到促进。

图13表示第1实施方式的半导体存储装置1的读出动作中的突跳动作的设定的一例，表示了分别针对控制信号BLX、控制信号BLC、及源极线CELSRC的突跳动作的设定例。如图13所示，例如，将读出电压分类为3个组，应用针对每个组不同的突跳动作的设定。此外，在以下参照的附图中，“NEG”与负突跳对应，“POS”与正突跳对应。

在第1实施方式中，在使用第1组的读出电压的情况下，例如对控制信号BLX及BLC、以及源极线CELSRC分别执行负突跳。在使用第2组的读出电压的情况下，例如对控制信号BLX及BLC分别执行正突跳，对源极线CELSRC执行负突跳。在使用第3组的读出电压的情况下，例如对控制信号BLX及BLC、以及源极线CELSRC分别例如执行正突跳。

以下，以上位页数据的读出动作为代表，对第1实施方式的半导体存储装置1的读出动作的具体例进行说明。图14表示了第1实施方式的半导体存储装置的上位页数据的读出动作中的时序图的一例。在本例中，假设上位页数据的读出动作中所使用的读出电压BR、HR、及NR分别与第1、第2、及第3组对应。

此外，以下，关于施加至各种配线的电压仅适当利用参照符号记载。将读出对象的单元组件CU中所包含的存储单元晶体管MT称为选择存储单元。将连接于选择存储单元的字线WL称为选择字线WLsel。将连接于选择字线WLsel的信号线CG称为选择信号线CGsel。在读出动作中，经由行解码器模块15对选择信号线CGsel施加驱动器模块14产生的电压，对源极线CELSRC施加驱动器模块14产生的电压。假设节点SEN在施加各读出电压的期间中被适当充电。

另外，以下参照的时序图所示的位线BL的电压表示了基于该电压的电压施加至位线BL。例如，对位线BL施加由晶体管21及24箝位的电压。假设读出数据不确定的感测放大器单元SAU内的节点SINV的电压设定为“L”电平。也就是说，在读出数据不确定的感测放大器单元SAU内，晶体管20为导通状态，且晶体管25为断开状态。

如图14所示，在读出动作的开始时，选择信号线CGsel、选择字线WLsel、控制信号BLX、BLC及XXL、源极线CELSRC、以及位线BL的各电压例如为接地电压VSS。控制信号STB的电压例如为“L”电平。在读出动作中，定序器13例如在时刻t0～t1的期间中执行将通道内的残留电子去除的动作，在时刻t1～t4的期间中执行使用读出电压NR的读出处理，在时刻t4～t7的期间中执行使用读出电压HR的读出处理，在时刻t7～t10的期间中执行使用读出电压BR的读出处理。以下，对这些动作的详细情况进行说明。

在时刻t0中，对选择信号线CGsel施加读出路径电压VREAD，对源极线CELSRC施加电压Vsrc。当对选择信号线CGsel施加VREAD时，选择字线WLsel的电压基于施加至选择信号线CGsel的电压上升。具体来说，例如，选择字线WLsel的近端中的电压(图14，“Near”)与选择信号线CGsel相同地上升至VREAD，选择字线WLsel的远端中的电压(图14，“Far”)比选择信号线CGsel更延迟地上升至VREAD。虽然省略了图示，但在时刻t0也对非选择的字线WL施加VREAD，与选择字线WLsel相同地电压变化。

另外，在时刻t0中，定序器13例如使控制信号BLX的电压从VSS上升至VblxL，使控制信号BLC的电压从VSS上升至VblcL。VblcL的电压值例如低于VblxL。于是，位线BL的电压例如基于控制信号BLC的电压与晶体管24的阈值电压Vth，从VSS上升至VblcL－Vth。此外，在本说明书中，读出动作中的位线BL的电压忽视由晶体管29所致的电压降等而记载。实际的位线BL的电压成为低于VblcL－Vth的电压。当选择及非选择的字线WL的电压上升至VREAD，且控制信号BLC的电压上升至VblcL时，NAND串NS内的所有晶体管成为导通状态，而将该NAND串NS的通道的残留电子去除。

接下来，在时刻t1中，对选择信号线CGsel施加读出电压NR。于是，选择字线WLsel的电压基于施加至选择信号线CGsel的电压下降。具体来说，例如，选择字线WLsel的近端中的电压与选择信号线CGsel相同地下降至读出电压NR，选择字线WLsel的远端中的电压比选择信号线CGsel延迟地下降至读出电压NR。

另外，在时刻t1中，定序器13执行以控制信号BLX及BLC、以及源极线CELSRC作为对象的突跳动作。具体来说，对控制信号BLX及BLC、以及源极线CELSRC分别执行正突跳，施加针对每条配线设定的突跳电压。于是，基于突跳动作的结果而位线BL的电压变化。与时刻t1对应的突跳电压的施加例如在时刻t2结束。

在时刻t2之后，控制信号BLX的电压下降至Vblx，控制信号BLC的电压下降至Vblc，源极线CELSRC的电压下降至Vsrc。Vblc的电压值例如低于Vblx。而且，在对选择字线WLsel施加读出电压NR的期间，位线BL的电压根据选择存储单元的状态而变化。具体来说，在选择存储单元为导通状态的情况下，连接于该存储单元的位线BL的电压下降(图14，导通单元)。在选择存储单元为断开状态的情况下，连接于该存储单元的位线BL的电压维持基于Vblc－Vth的电压(图14，断开单元)。

接下来，在时刻t3中，定序器13使控制信号XXL的电压从VSS上升至Vxxl。当控制信号XXL的电压上升至Vxxl时，晶体管23成为导通状态，节点SEN的电压根据位线BL的电压而变化。在位线BL的电压反映至节点SEN之后，定序器13使控制信号XXL的电压从Vxxl下降至VSS。当控制信号XXL的电压下降至VSS时，晶体管23成为断开状态，节点SEN的电压固定。然后，定序器13确立控制信号STB，判定选择存储单元所存储的数据。具体来说，感测放大器单元SAU判定选择存储单元的阈值电压是否为读出电压NR以上，将判定结果保存在内部的锁存电路中。

接下来，在时刻t4中，对选择信号线CGsel施加读出电压HR。于是，选择字线WLsel的电压基于施加至选择信号线CGsel的电压下降。具体来说，例如，选择字线WLsel的近端中的电压与选择信号线CGsel相同地下降至读出电压NR，选择字线WLsel的远端中的电压比选择信号线CGsel延迟地下降至读出电压HR。

另外，在时刻t4中，定序器13执行以控制信号BLX及BLC、以及源极线CELSRC作为对象的突跳动作。具体来说，对控制信号BLX及BLC执行正突跳，对源极线CELSRC执行负突跳，基于突跳动作的结果而位线BL的电压变化。具体来说，随着选择字线WLsel的电压变化而从导通状态变化为断开状态的选择存储单元上所连接的位线BL的电压上升至Vblc－Vth。与时刻t4对应的突跳电压的施加例如在时刻t5结束。

在时刻t5之后，控制信号BLX的电压下降至Vblx，控制信号BLC的电压下降至Vblc，源极线CELSRC的电压上升至Vsrc。而且，在对选择字线WLsel施加读出电压HR的期间，位线BL的电压根据选择存储单元的状态而变化。该位线BL的电压变化与在时刻t2中所说明的读出电压NR的读出处理相同。另外，由于之后的时刻t6中的动作也与时刻t3中的动作相同，所以省略说明。通过时刻t6中的动作，判定选择存储单元的阈值电压是否为读出电压HR以上，将判定结果保存在感测放大器单元SAU的内部的锁存电路中。

接下来，在时刻t7中，对选择信号线CGsel施加读出电压BR。于是，选择字线WLsel的电压基于施加至选择信号线CGsel的电压下降。具体来说，例如，选择字线WLsel的近端中的电压与选择信号线CGsel相同地下降至读出电压BR，选择字线WLsel的远端中的电压比选择信号线CGsel延迟地下降至读出电压BR。

另外，在时刻t7中，定序器13执行以控制信号BLX及BLC、以及源极线CELSRC作为对象的突跳动作。具体来说，对控制信号BLX及BLC以及源极线CELSRC分别执行负突跳，基于突跳动作的结果而位线BL的电压变化。具体来说，从导通状态变化为断开状态的选择存储单元上所连接的位线BL的电压上升至Vblc－Vth。与时刻t7对应的突跳电压的施加例如在时刻t8结束。

在时刻t8之后，控制信号BLX的电压上升至Vblx，控制信号BLC的电压上升至Vblc，源极线CELSRC的电压上升至Vsrc。而且，在对选择字线WLsel施加读出电压BR的期间，位线BL的电压根据选择存储单元的状态而变化。该位线BL的电压变化与在时刻t2中所说明的读出电压NR的读出处理相同。另外，由于之后的时刻t9中的动作也与时刻t3中的动作相同，所以省略说明。通过时刻t9中的动作，判定选择存储单元的阈值电压是否为读出电压BR以上，将判定结果保存在感测放大器单元SAU的内部的锁存电路中。

接下来，在时刻t10中，定序器13基于保存在各感测放大器单元SAU内的锁存电路中的数据，确定上位页数据。而且，定序器13使选择信号线CGsel、控制信号BLX、BLC及XXL、源极线CELSRC的各电压返回至读出动作前的状态，结束读出动作。

如以上所述，第1实施方式的半导体存储装置1能够执行上位页数据的读出动作。第1实施方式的半导体存储装置1在下位、中位、及最上位的各读出动作中，与上位页数据的读出动作相同地，能够根据图13所示的分组适当执行突跳动作。

[1-3]第1实施方式的效果

根据以上所说明的实施方式的半导体存储装置1，能够使半导体存储装置1的读出动作高速化。以下，对第1实施方式的半导体存储装置1的详细效果进行说明。

半导体存储装置通过形成贯通已积层的字线WL的存储器柱MP，能够具有存储单元三维地积层的构造，从而能够实现大容量。例如，已积层的字线WL例如在存储单元阵列的端部中阶梯状地引出。而且，经由连接于已形成的阶梯的阶台部分的触点对字线WL施加电压。

然而，由于字线WL具有电阻值，所以存在根据字线WL与存储器柱MP的位置关系无法忽视RC延迟的影响的危险。具体来说，在从驱动器模块14施加至信号线CG的电压变化的情况下，相对于信号线CG的电压的变化速度的字线WL的电压的变化速度在电接近驱动器模块14的区域与电远离驱动器模块14的区域之间不同。换个说法，在字线WL中的接近触点CC的区域与字线WL中的远离触点CC的区域之间电压的变化速度不同。因此，设想字线WL的远端中的电压比字线WL的近端中的电压延迟地到达目标的电压。

例如，在不准备字线WL的远端中的电压的稳定充分的时间而使读出时序提前的情况下，存在读出错误变多的危险。另一方面，在将读出时序结合字线WL的远端中的电压的稳定时间设定的情况下，存在读出时间变长的危险。也就是说，在读出动作中，优选为考虑字线WL的远端中的电压稳定为止的时间，决定动作时序。

另外，在半导体存储装置的读出动作中，在使用多种读出电压的情况下，已知有按照从高的状态到低的状态的顺序读出的方法。在选择字线WLsel的电压从高向低位移的情况下，字线WL的近端中的电压马上降低，但字线WL的远端中的电压的降低延迟。因此，有在配置在字线WL的远端部分的NAND串NS上所连接的位线BL中产生过放电，而位线BL的电压的稳定时间变长的可能性。

作为对位线BL的过放电的对策，考虑通过执行位线BL的突跳动作而对产生过放电的位线BL进行充电。由此，辅助对产生过放电的位线BL的充电，能够使位线BL的电压以短时间稳定。然而，由于位线BL的突跳动作也可成为位线BL的杂音的因素，所以存在误读出增加的危险。

另外，作为对位线BL的过放电的对策，也考虑通过源极线CELSRC的突跳动作而对产生过放电的位线BL进行充电。然而，源极线CELSRC的突跳动作与位线BL的突跳动作相比动作负载更大。

以上所说明的突跳动作也能够发挥通过改变电压的突跳方向而不同的效果。另外，如以上所说明，突跳动作由于同时具有优点与副作用，所以优选为考虑改善效果与副作用的平衡而实施。

此处，使用图15，对半导体存储装置1中的失效比特(误读出的数据)的种类进行说明。图15表示第1实施方式的半导体存储装置1中的相邻的2个状态间的失效比特的一例。在图15所示的阈值分布中，纵轴与存储单元晶体管MT的数量NMTs对应，横轴与存储单元晶体管MT的阈值电压Vth对应。图15所示的2个状态中一个与“1”数据对应，另一个与“0”数据对应。另外，VCG为设定在“1”数据的状态与“0”数据的状态之间的读出电压。

如图15(a)所示，在相邻的2个状态间可形成重叠的部分。在图15(a)中，在相邻的2个状态间将重叠的部分相加表示。另一方面，在图15(b)及(c)中，在相邻的2个状态间将重叠的部分独立表示，分别由实线表示与“1”数据及“0”数据对应的状态，由虚线表示另一个状态。

如图15(b)所示，在与“1”数据对应的状态中，阈值电压为读出电压VCG以上的存储单元晶体管MT的数据成为失效比特。该失效比特通过错误订正处理检测从“1”数据变化为“0”数据，订正为“1”数据。

如图15(c)所示，在与“0”数据对应的状态中，阈值电压小于读出电压VCG的存储单元晶体管MT的数据成为失效比特。该失效比特通过错误订正处理检测从“0”数据变化为“1”数据，订正为“0”数据。

图15所示的相邻的2个状态中的数据的定义也可替换。以下，将相邻的2个状态中在阈值电压低的状态的上麓产生的失效比特称为上麓失效比特TFB，将在阈值电压高的状态的下麓产生的失效比特称为下麓失效比特BFB。另外，将上麓失效比特TFB的数量称为上麓失效比特数量TFBC，将下麓失效比特BFB的数量称为下麓失效比特数量BFBC。

对上麓失效比特TFB有效的突跳动作与对下麓失效比特BFB有效的突跳动作不同。例如，在执行位线BL的负突跳、及/或源极线CELSRC的负突跳的情况下，位线BL的充电得到抑制，上麓失效比特数量TFBC得到抑制。另一方面，在执行位线BL的正突跳、及/或源极线CELSRC的正突跳的情况下，位线BL的充电得到促进，下麓失效比特数量BFBC得到抑制。

抑制上麓失效比特数量TFBC的突跳动作使下麓失效比特数量BFBC上升，TFBC的抑制效果与BFBC的上升量可根据状态的形状成为非对称。相同地，抑制下麓失效比特数量BFBC的突跳动作使上麓失效比特数量TFBC上升，BFBC的抑制效果与TFBC的上升量可根据状态的形状成为非对称。

因此，上麓失效比特数量TFBC与下麓失效比特数量BFBC的平衡能够通过位线BL的突跳动作与源极线CELSRC的突跳动作来调整。而且，存在具有TFBC与BFBC的偏向的状态间的失效比特数量FBC能够通过TFBC与BFBC的平衡调整来抑制的情况。

图16表示了利用QLC方式存储数据的情况下的存储单元晶体管MT的阈值分布的一例。如图16所示，在QLC方式中的16种阈值分布中，在阈值电压低的状态与阈值电压高的状态中阈值分布的形状不同。具体来说，例如，在阈值电压低的状态中，有阈值分布朝正方向大幅度扩展的倾向，也就是说有阈值分布的上麓较大的倾向。在阈值电压高的状态中，有阈值分布朝负方向大幅度扩展的倾向，也就是说有阈值分布的下麓较大的倾向。另外，下麓及上麓的扩展量有随着接近与中间的阈值电压对应的状态而变小的倾向。

QLC方式中的16种阈值分布例如被分类为上麓的扩展较大的组(以下，称为第1组)、上麓与下麓的扩展较小的组(以下，称为第2组)、及下麓的扩展较大的组(以下，称为第3组)这3个组。在第1组中，有上麓失效比特数量TFBC多于下麓失效比特数量BFBC的倾向。在第2组中，有下麓失效比特数量BFBC与上麓失效比特数量TFBC为相同程度的倾向。在第3组中，有下麓失效比特数量BFBC多于上麓失效比特数量TFBC的倾向。

因此，第1实施方式的半导体存储装置1在读出动作中，针对每个读出电压变更突跳动作的设定。换句话说，根据阈值分布的形状、也就是想要抑制的错误种类，将突跳动作的设定最佳化。

具体来说，在第1实施方式的半导体存储装置1中，例如，在使用与第1组对应的读出电压的情况下，通过位线BL的负突跳与源极线CELSRC的负突跳来抑制上麓失效比特数量TFBC。在使用与第3组对应的读出电压的情况下，通过位线BL的正突跳与源极线CELSRC的正突跳来抑制下麓失效比特数量BFBC。这样，存在如下情况：在第1实施方式的半导体存储装置1的读出动作中，针对每个状态选择最佳的突跳动作，位线BL的正突跳与负突跳混合存在，且源极线CELSRC的正突跳与负突跳混合存在。

结果为，第1实施方式的半导体存储装置1能够执行字线WL的突跳动作，且达成上麓失效比特数量TFBC与下麓失效比特数量BFBC的平衡。换句话说，第1实施方式的半导体存储装置1能够抑制字线WL的RC延迟的影响，并且抑制失效比特数量FBC。因此，第1实施方式的半导体存储装置1能够使读出动作高速化且提高读出数据的可靠性。

此外，例示了如下情况：在第1实施方式的半导体存储装置1的读出动作中，使用与第2组对应的读出电压的情况下，执行位线BL的正突跳与源极线CELSRC的负突跳。该情况下，在该位线BL中，可获得例如位线BL的正突跳的效果与源极线CELSRC的负突跳的效果抵消的效果。该效果例如和省略了位线BL与源极线CELSRC两者的突跳动作的情况相同。另外，也可将位线BL的负突跳与源极线CELSRC的正突跳组合。在该情况下，也可获得和省略了位线BL与源极线CELSRC两者的突跳动作的情况相同的效果。

[2]第2实施方式

第2实施方式的半导体存储装置1具有与第1实施方式相同的构成，执行施加读出电压的次序相对于第1实施方式不同的读出动作。以下，关于第2实施方式的半导体存储装置1，说明与第1实施方式不同的方面。

[2-1]半导体存储装置1的动作

图17表示第2实施方式的半导体存储装置1的读出动作中的突跳动作的设定的一例，表示了分别针对控制信号BLX、控制信号BLC、及源极线CELSRC的突跳动作的设定例。如图17所示，在第2实施方式中，使用第2组的读出电压的情况下，省略分别针对控制信号BLX及BLC的突跳动作，对源极线CELSRC执行负突跳。其它设定与第1实施方式中所说明的图13相同。

以下，以上位页数据的读出动作为代表，对第2实施方式的半导体存储装置1的读出动作的具体例进行说明。图18表示了第2实施方式的半导体存储装置的上位页数据的读出动作中的时序图的一例。在本例中，假设上位页数据的读出动作所使用的读出电压BR、HR、及NR分别与第3、第2、及第3组对应。

此外，在第2实施方式的半导体存储装置1的读出动作中，与第1实施方式不同，与阈值电压低的状态对应的读出电压BR对应于第3组。关于与该分组对应的模型，将在接下来的第3实施方式中进行说明。

如图18所示，在读出动作中，定序器13例如在时刻t0～t1的期间中执行将通道内的残留电子去除的动作，在时刻t1～t4的期间中执行使用读出电压BR的读出处理，在时刻t4～t7的期间中执行使用读出电压HR的读出处理，在时刻t7～t10的期间中执行使用读出电压NR的读出处理。也就是说，第2实施方式中的读出动作以与第1实施方式相反的次序施加读出电压。

由于时刻t0～t1的期间中的动作与图14的时刻t0～t1中的动作相同，所以省略说明。

在时刻t1中，对选择信号线CGsel施加读出电压BR。于是，与第1实施方式相同地，选择字线WLsel的近端中的电压例如与选择信号线CGsel相同地下降至读出电压BR，选择字线WLsel的远端中的电压比选择信号线CGsel延迟地下降至读出电压BR。

另外，在时刻t1中，定序器13执行以控制信号BLX及BLC，以及源极线CELSRC作为对象的突跳动作。具体来说，对控制信号BLX及BLC、以及源极线CELSRC分别执行正突跳，施加针对每条配线设定的突跳电压。于是，基于突跳动作的结果而位线BL的电压变化。与时刻t1对应的突跳电压的施加例如在时刻t2结束。

在时刻t2之后，控制信号BLX的电压下降至Vblx，控制信号BLC的电压下降至Vblc，源极线CELSRC的电压下降至Vsrc。而且，在对选择字线WLsel施加读出电压BR的期间，位线BL的电压根据选择存储单元的状态而变化。该位线BL的电压变化与图14的时刻t2中所说明的读出电压NR的读出处理相同。另外，由于之后的时刻t3中的动作也与图14的时刻t3中的动作相同，所以省略说明。通过时刻t3中的动作，判定选择存储单元的阈值电压是否为读出电压BR以上，将判定结果保存在感测放大器单元SAU的内部的锁存电路中。

接下来，在时刻t4中，对选择信号线CGsel应用突跳动作施加读出电压HR。具体来说，定序器13在施加读出电压HR之前，暂时施加高于读出电压HR的突跳电压。于是，选择字线WLsel的近端中的电压例如与选择信号线CGsel相同地，在施加突跳电压之后下降至读出电压HR，选择字线WLsel的远端中的电压例如不超过读出电压HR而上升至读出电压HR。

另外，在时刻t4中，定序器13省略以控制信号BLX及BLC作为对象的突跳动作，执行以源极线CELSRC作为对象的突跳动作。具体来说，在时刻t4及t5间中，控制信号BLX的电压维持为Vblx，控制信号BLC的电压维持为Vblc，对源极线CELSRC执行负突跳，基于突跳动作的结果而位线BL的电压变化。与时刻t4对应的突跳电压的施加例如在时刻t5结束。

在时刻t5之后，源极线CELSRC的电压上升至Vsrc。而且，在对选择字线WLsel施加读出电压HR的期间，位线BL的电压根据选择存储单元的状态而变化。该位线BL的电压变化与在时刻t2中所说明的读出电压NR的读出处理相同。另外，由于之后的时刻t6中的动作也与时刻t3中的动作相同，所以省略说明。通过时刻t6中的动作，判定选择存储单元的阈值电压是否为读出电压HR以上，将判定结果保存在感测放大器单元SAU的内部的锁存电路中。

接下来，在时刻t7中，对选择信号线CGsel应用突跳动作施加读出电压NR。具体来说，定序器13在施加读出电压NR之前，暂时施加高于读出电压NR的突跳电压。于是，选择字线WLsel的近端中的电压例如与选择信号线CGsel相同地，在施加突跳电压之后下降至读出电压NR，选择字线WLsel的远端中的电压例如不超过读出电压NR而上升至读出电压NR。

另外，在时刻t7中，定序器13执行以控制信号BLX及BLC、以及源极线CELSRC作为对象的突跳动作。具体来说，对控制信号BLX及BLC以及源极线CELSRC分别执行正突跳，基于突跳动作的结果而位线BL的电压变化。与时刻t7对应的突跳电压的施加例如在时刻t8结束。

在时刻t8之后，控制信号BLX的电压下降至Vblx，控制信号BLC的电压下降至Vblc，源极线CELSRC的电压下降至Vsrc。而且，在对选择字线WLsel施加读出电压NR的期间，位线BL的电压根据选择存储单元的状态而变化。该位线BL的电压变化与在时刻t2中所说明的读出电压NR的读出处理相同。另外，由于之后的时刻t9中的动作也与时刻t3中的动作相同，所以省略说明。通过时刻t9中的动作，判定选择存储单元的阈值电压是否为读出电压NR以上，将判定结果保存在感测放大器单元SAU的内部的锁存电路中。

接下来，在时刻t10中，定序器13基于保存在各感测放大器单元SAU内的锁存电路中的数据，确定上位页数据。而且，定序器13使选择信号线CGsel、控制信号BLX、BLC及XXL、源极线CELSRC的各电压返回至读出动作前的状态，结束读出动作。

如以上所述，第2实施方式的半导体存储装置1能够执行上位页数据的读出动作。第2实施方式的半导体存储装置1在下位、中位、及最上位的各读出动作中，与上位页数据的读出动作相同地，能够根据图17所示的分组适当执行突跳动作。

[2-2]第2实施方式的效果

在第2实施方式的半导体存储装置1的读出动作中，在使用多种读出电压的情况下，按照从低的状态到高的状态的顺序执行读出。而且，第2实施方式的半导体存储装置1为了辅助字线WL的远端中的电压上升，执行字线WL的突跳动作。在该情况下，有在配置在字线WL的近端部分的NAND串NS上所连接的位线BL中产生过放电，而位线BL的电压的稳定时间变长的可能性。

相对于此，第2实施方式的半导体存储装置1与第1实施方式相同地，针对每个读出电压变更突跳动作的设定。由此，第2实施方式的半导体存储装置1与第1实施方式相同地，能够抑制字线WL的RC延迟的影响，且抑制失效比特数量FBC。也就是说，第2实施方式的半导体存储装置1与第1实施方式相同地，能够使读出动作高速化且提高读出数据的可靠性。

此外，在第2实施方式的半导体存储装置1的读出动作中，与第1实施方式不同，与阈值电压低的状态对应的读出电压BR与第3组对应。关于与该分组对应的模型将在以下的第3实施方式中进行说明。

[3]第3实施方式

第3实施方式的半导体存储装置1具有与第1实施方式相同的构成，基于读出电压的变化量实施突跳动作的分组。以下，关于第3实施方式的半导体存储装置1，对与第1及第2实施方式不同的方面进行说明。

[3-1]关于突跳动作的设定

图19表示第3实施方式的半导体存储装置1中的读出电压的设定的一例，与4-4-3-4代码对应。如图19所示，在下位、中位、上位、及最上位页数据的各读出动作中，所使用的读出电压的变化量存在多个变化。以下，将相邻的读出电压间的电压设为Δ，对各页的读出动作中的读出动作的变化量进行说明。

在下位页数据的读出动作中，读出电压AR及DR的电压差为3Δ，读出电压DR及FR的电压差为2Δ，读出电压FR及KR的电压差为5Δ。在中位页数据的读出动作中，读出电压CR及GR的电压差为4Δ，读出电压GR及IR的电压差为2Δ，读出电压IR及MR的电压差为4Δ。在上位页数据的读出动作中，读出电压BR及HR的电压差为6Δ，读出电压HR及NR的电压差为6Δ。在最上位页数据的读出动作中，读出电压ER及JR的电压差为5Δ，读出电压JR及LR的电压差为2Δ，读出电压LR及OR的电压差为3Δ。

这样，在本例中读出动作的变化量存在2Δ、3Δ、4Δ、5Δ、6Δ的6种类。在第3实施方式的半导体存储装置1中，基于该读出电压的变化量(转变量)，实施读出电压的分组。

图20表示第3实施方式的半导体存储装置1的读出动作中的突跳动作的设定的一例，表示了分别针对控制信号BLX、控制信号BLC、及源极线CELSRC的突跳动作的设定例。如图20所示，例如基于读出电压的变化量将读出电压分类为3个组，应用针对每个组不同的突跳动作的设定。应用于各组的突跳动作的设定与第1实施方式中所说明的图13相同。

第1组与读出电压的变化量为1～2Δ的读出电压，也就是说读出电压的转变量小的读出电压对应。第2组与读出电压的变化量为3～4Δ的读出电压，也就是说读出电压的转变量为中等程度的读出电压对应。第3组与读出电压的变化量为5～6Δ的读出电压，也就是说读出电压的转变量大的读出电压对应。

例如，在像第1实施方式一样，将读出电压按照从高到低的次序施加的情况下，读出电压LR通过从读出电压OR下降3Δ来施加，所以包含在第2组中。另一方面，在像第2实施方式一样，将读出电压按照从低到高的次序施加的情况下，读出电压LR通过从读出电压JR上升2Δ来施加，所以包含在第2组中。关于其它的读出电压也相同。此外，在施加读出路径电压VREAD之后最初施加的读出电压的组例如根据VREAD与该读出电压的电压差来决定。

[3-2]第3实施方式的效果

在半导体存储装置1的读出动作中，存在上麓失效比特数量TFBC及下麓失效比特数量BFBC基于读出电压的转变量及转变方向而变化的情况。图21表示利用QLC方式存储数据的情况下的存储单元晶体管MT的阈值分布的一例，且将第1实施方式中所说明的上位页数据的读出动作中的读出电压的变化一起表示。如图21所示，在上位页数据的读出动作中，读出电压的转变量包含3种类。

在读出电压从KR转变为FR的情况下，跨5个状态(“F”～“J”状态)而读出电压变化。在读出电压从FR转变为DR的情况下，跨2个状态(“D”及“E”状态)而读出电压变化。在读出电压从DR转变为AR的情况下，跨3个状态(“A”～“C”状态)而读出电压变化。也就是说，读出电压的转变量越大，从导通状态转变为断开状态的存储单元晶体管MT的数量越多。

然而，在实际的读出动作中，基于选择字线WLsel的电压变化的存储单元晶体管MT的状态变化会产生延迟。也就是说，存在通过读出电压的转变从导通状态转变为断开状态的存储单元晶体管MT的数越多，则下麓失效比特数量BFBC越多的危险，存在实质性的读出电压变高的倾向。

另外，存储单元晶体管MT当对控制栅极施加高电压时，例如会产生向该存储单元晶体管MT的通道界面的电子的捕获或电荷储存层内的电子的偏向。在该情况下，存在看上去存储单元晶体管MT的阈值电压变高，上麓失效比特TFB变多的倾向。

如以上所说明，存在基于读出电压的转变量等而上麓失效比特数量TFBC、下麓失效比特数量BFBC、以及TFBC及BFBC的平衡变化的可能性。因此，第3实施方式的半导体存储装置1基于读出电压的转变量实施读出电压的分组。

例如，在读出电压的转变量小的情况下，由于容易产生上麓失效比特TFB，所以执行与第1组(优先地抑制TFB的组)对应的突跳动作。在读出电压的转变量为中等程度的情况下，由于上麓失效比特TFB与下麓失效比特BFB的平衡为相同程度，所以执行与第2组(例如，取得TFB与BFB的平衡的组)对应的突跳动作。在读出电压的转变量大的情况下，由于容易产生下麓失效比特BFB，所以执行与第3组(优先地抑制BFB的组)对应的突跳动作。

结果，第3实施方式的半导体存储装置1能够抑制字线WL的RC延迟的影响，且抑制失效比特数量FBC。也就是说，第3实施方式的半导体存储装置1与第1实施方式相同地，能够使读出动作高速化且提高读出数据的可靠性。

此外，以上所说明的失效比特的产生模型只不过为一例。上麓失效比特TFB及下麓失效比特BFB的偏向会基于各种现象产生。在第3实施方式中，只要至少基于读出电压的转变量实施突跳动作的分组即可。

另外，在突跳动作的分组中，读出电压的变化量也可在组间重叠。在该情况下，例如，第1组与1～3Δ对应，第2组与3～5Δ对应，第3组与5～6Δ对应。而且，重叠的部分例如根据状态的高度来决定。例如，由于阈值电压低的状态容易产生上麓失效比特TFB，所以与抑制上麓的效果大的组建立关联。在阈值电压高的状态中由于容易产生下麓失效比特BFB，所以与抑制下麓的效果大的组建立关联。这样，通过不仅考虑读出电压的转变量而且也考虑针对每个状态的麓的扩展，半导体存储装置1能够更高精度地抑制失效比特数量FBC。

[4]第4实施方式

第4实施方式的半导体存储装置1具有与第1实施方式相同的构成，且细致地控制突跳动作的时间与突跳量。以下，关于第4实施方式的半导体存储装置1，对与第1～第3实施方式不同的方面进行说明。

[4-1]关于突跳动作的设定

所述实施方式中所说明的突跳动作的最佳的设定在抑制上麓失效比特TFB的情况下与抑制下麓失效比特BFB的情况下不同。另外，上麓失效比特TFB的抑制效果、或下麓失效比特BFB的抑制效果也根据突跳量或突跳期间而变化。因此，第4实施方式的半导体存储装置1例如基于读出电压的转变量，细致地控制突跳动作的时间与突跳量(电压)。以下，依次说明抑制上麓失效比特TFB的情况下的读出动作的具体例与抑制下麓失效比特BFB的情况下的读出动作的具体例。

(抑制上麓失效比特TFB的情况下)

图22是表示第4实施方式的半导体存储装置1中的读出动作的一例的时序图，表示了抑制上麓的突跳动作(NEG)的设定例。图22中的时刻t0～t10的动作分别与第1实施方式中所说明的图14的时刻t0～t10的动作对应。VCG1、VCG2、VCG3分别为读出电压，且VCG1＞VCG2＞VCG3。

如图22所示，从VREAD向VCG1的电压的转变量大(转变大)，从VCG1向VCG2的电压的转变量为中等程度(转变中等)，从VCG2向VCG3的电压的转变量小(转变小)。另外，在时刻t1及t2间，执行与读出电压VCG1对应的突跳动作，在时刻t4及t5间，执行与读出电压VCG2对应的突跳动作，在时刻t7及t8间，执行与读出电压VCG3对应的突跳动作。

而且，在抑制上麓的突跳动作中，例如应用负突跳。在与读出电压VCG1对应的负突跳中，由于读出电压的转变量大，所以突跳量小，且突跳期间设定得较短。在与读出电压VCG2对应的负突跳中，由于读出电压的转变量为中等程度，所以突跳量为中等程度，且突跳期间设定为中等程度。在与读出电压VCG3对应的负突跳中，由于读出电压的转变量小，所以突跳量大，且突跳期间设定得较长。换句话说，突跳量按照VCG1、VCG2、VCG3的顺序变大。与VCG1对应的突跳期间(也就是说，时刻t1及t2的间隔)比与VCG2对应的突跳期间(也就是说，时刻t4及t5的间隔)短。与VCG2对应的突跳期间比与VCG3对应的突跳期间(也就是说，时刻t7及t8的间隔)短。

在本例中，假设读出电压的转变量越小，则上麓失效比特数量TFBC越多。另外，在本例中的负突跳中，假设突跳量越大则上麓失效比特TFB的抑制效果越大，突跳期间越长则上麓失效比特TFB的抑制效果越大。

(抑制下麓失效比特BFB的情况下)

图23是表示第4实施方式的半导体存储装置1中的读出动作的一例的时序图，表示了抑制下麓的突跳动作(POS)的设定例。图23中的时刻t0～t10的动作分别与第1实施方式中所说明的图14的时刻t0～t10的动作对应。VCG1～VCG与图22相同。

如图23所示，在时刻t1及t2间，执行与读出电压VCG1对应的突跳动作，在时刻t4及t5间，执行与读出电压VCG2对应的突跳动作，在时刻t7及t8间，执行与读出电压VCG3对应的突跳动作。

而且，在抑制下麓的突跳动作中，例如应用正突跳。在与读出电压VCG1对应的正突跳中，由于读出电压的转变量大，所以突跳量大，且突跳期间设定得较长。在与读出电压VCG2对应的正突跳中，由于读出电压的转变量为中等程度，所以突跳量为中等程度，且突跳期间设定为中等程度。在与读出电压VCG3对应的正突跳中，由于读出电压的转变量小，所以突跳量小，且突跳期间设定得较短。换句话说，突跳量按照VCG1、VCG2、VCG3的顺序变小。与VCG1对应的突跳期间(也就是说，时刻t1及t2的间隔)比与VCG2对应的突跳期间(也就是说，时刻t4及t5的间隔)长。与VCG2对应的突跳期间比与VCG3对应的突跳期间(也就是说，时刻t7及t8的间隔)长。

在本例中，假设读出电压的转变量越大，则下麓失效比特数量BFBC越多。在本例中的正突跳中，假设突跳量越大则下麓失效比特BFB的抑制效果越大，突跳期间越长则下麓失效比特BFB的抑制效果越大。

[4-2]第4实施方式的效果

如以上所述，第4实施方式的半导体存储装置1能够根据抑制的失效比特的种类，细致地控制突跳动作。结果，第4实施方式的半导体存储装置1与第1实施方式相同或者比第1实施方式更加能够抑制字线WL的RC延迟的影响，且抑制失效比特数量FBC。也就是说，第4实施方式的半导体存储装置1与第1实施方式相同或者比第1实施方式更加能够使读出动作高速化且提高读出数据的可靠性。

此外，在第4实施方式中，对改变突跳量及突跳期间的两者的情况进行了例示，但也可个别地变更突跳量及突跳期间。例如，既可在突跳量固定的状态下变更突跳期间，也可在突跳期间固定的状态下变更突跳量。这样，第4实施方式的半导体存储装置1能够适当变更突跳动作中的突跳量及突跳期间。

[5]其它变化例等

实施方式的半导体存储装置包含位线、源极线、连接于位线与源极线之间的存储单元、连接于存储单元的栅极的字线、以及执行读出动作的控制器。在读出动作中，控制器对字线施加第1读出电压与第2读出电压，在施加第1读出电压的第1时刻与施加第2读出电压的第2时刻分别读出数据。控制器在第1时刻与第2时刻，分别对源极线施加第1电压，在对字线施加第1读出电压的期间且在第1时刻之前对源极线施加高于第1电压的第2电压，在对字线施加第2读出电压的期间且在第2时刻之前对源极线施加低于第1电压的第3电压。由此，能够使半导体存储装置的读出动作高速化。

所述实施方式中所说明的突跳动作的应用模型只不过为一例。例如，设想对于位线BL的突跳动作的效果也根据在执行该突跳动作的读出处理中施加读出电压的存储单元为导通状态还是断开状态而变化。例如，在施加读出电压的存储单元的阈值电压大于该读出电压的情况下，定序器13使位线BL的电压反映于节点SEN时，位线BL的电压必须为“H”电平的电压。因此，在施加读出电压的存储单元为断开状态的情况下，优选为在位线BL的电压为高的状态下维持。

也就是说，在各读出处理中，在连接于成为断开状态的存储单元(以下，称为断开单元)的位线BL中，由位线BL的过放电所致的影响大，会成为误读出的原因。因此，优选为对连接于明确成为断开状态的存储单元的位线BL执行突跳动作。

另一方面，在施加读出电压的存储单元的阈值电压为该读出电压以下的情况下，使位线BL的电压反映于节点SEN时，位线BL的电压必须为“L”电平的电压。因此，在施加读出电压的存储单元为导通状态的情况下，优选为转变为位线BL的电压低的状态。

因此，在各读出处理中，在连接于成为导通状态的存储单元(以下，称为导通单元)的位线BL中，由位线BL的过放电所致的影响小。因此，优选为对连接于明确成为导通状态的存储单元的位线BL省略突跳动作。

另外，在各读出处理中，在对连接于导通单元的位线BL执行突跳动作的情况下，位线BL的电压的变动变大。在该情况下，可设想与连接于导通单元的位线BL邻接的位线BL的电压通过电容耦合而压下。例如，在连接于导通单元的位线BL与连接于断开单元的位线BL邻接的情况下，连接于断开单元的位线BL的电压被压下，在连接于该断开单元的位线BL中会产生误读出。

所述实施方式中的半导体存储装置1也可这样根据导通单元数量为优越地位还是断开单元数量为优越地位，来变更突跳动作的设定。例如，半导体存储装置1也可选择性地省略对于能够提前判断为导通状态的位线BL的突跳动作。在该情况下，半导体存储装置1能够抑制由对连接于导通单元的位线BL执行突跳动作所导致的误读出。另外，通过适当地执行位线BL的突跳动作，来缩短位线BL的稳定时间，可使读出动作高速化。

在所述实施方式中，省略言及字线WL、源极线CELSRC、位线BL的各突跳动作中的突跳量，但突跳量可针对突跳动作的对象的每条配线而适当设定。在位线BL的突跳动作中，例示了对控制信号BLX与控制信号BLC应用相同方向的突跳动作的情况，但控制信号BLX与控制信号BLC的突跳动作的设定也可不同。

在所述实施方式中，例示了突跳动作的开始及结束的时序在控制信号BLC与源极线CELSRC中相同的情况，但并不限定于此。例如，能够通过改变控制信号BLC的突跳动作结束的时序与源极线CELSRC的突跳动作结束的时序来获得不同的效果。

图24表示了第1实施方式的第1变化例的半导体存储装置1的突跳动作中的控制信号BLC及源极线CELSRC的动作时序的一例。如图24所示，突跳动作的结束时序例如考虑正突跳且源极线CELSRC的突跳动作先结束的情况(条件1)，正突跳且控制信号BLC的突跳动作先结束的情况(条件2)，负突跳且源极线CELSRC的突跳动作先结束的情况(条件3)，以及负突跳且控制信号BLC的突跳动作先结束的情况(条件4)。

在条件1中，当使源极线CELSRC的电压下降时，存储单元晶体管MT的栅极-源极间电压(Vgs)变大，产生从断开状态转变为导通状态的存储单元。因此，产生通过邻接的位线BL的耦合而断开单元的位线BL变为导通单元的可能性。相对于此，半导体存储装置1通过使控制信号BLC比源极线CELSRC靠后地下降，能够抑制由源极线CELSRC引起的从断开状态向导通状态的数据变化。

在条件2中，控制信号BLC的突跳动作与源极线CELSRC相比使接近感测放大器单元SAU的节点的电压变化，所以容易对读出结果带来杂音。因此，半导体存储装置1通过使控制信号BLC的突跳电压比源极线CELSRC更快地下降，能够抑制杂音的影响，且抑制由控制信号BLC的突跳动作引起的数据变化。

在条件3中，当使源极线CELSRC的电压上升时，存储单元晶体管MT的栅极-源极间电压(Vgs)变小，产生从导通状态转变为断开状态的存储单元。因此，通过邻接的位线BL的耦合，产生导通单元的位线BL变为断开单元的可能性。相对于此，半导体存储装置1通过使控制信号BLC比源极线CELSRC更后地上升，能够抑制由源极线CELSRC引起的从导通状态向断开状态的数据变化。

在条件4中，控制信号BLC的突跳动作与比源极线CELSRC相比使接近感测放大器单元SAU的节点的电压变化，所以容易对读出结果带来杂音。因此，半导体存储装置1通过使控制信号BLC的突跳电压比源极线CELSRC更快地上升，能够抑制杂音的影响，且抑制由控制信号BLC的突跳动作引起的数据变化。

如以上所述，条件1～4的突跳动作的设定是优点与副作用不同。所述实施方式的半导体存储装置1通过将条件1～4适当灵活运用，能够有效果地抑制所需的失效比特，且能够使读出动作高速化。此外，图24的设定也能够对第2～第4实施方式应用，能够获得与第1实施方式的第1变化例相同的效果。

图25表示了第1实施方式的第2变化例的半导体存储装置1的读出动作中的突跳动作的设定的一例。如图25所示，控制信号BLC的突跳动作的设定与源极线CELSRC的突跳动作的设定考虑9种组合(设定1～9)。

设定1是执行控制信号BLC的负突跳与源极线CELSRC的负突跳的组合。设定2是执行控制信号BLC的负突跳且省略源极线CELSRC的突跳动作的组合。设定3是执行控制信号BLC的负突跳与源极线CELSRC的正突跳的组合。

设定4是省略控制信号BLC的突跳动作且执行源极线CELSRC的负突跳的组合。设定5是省略控制信号BLC的突跳动作与源极线CELSRC的突跳动作的组合。设定6是省略控制信号BLC的突跳动作且执行源极线CELSRC的正突跳的组合。

设定7是执行控制信号BLC的正突跳与源极线CELSRC的负突跳的组合。设定8是执行控制信号BLC的正突跳且省略源极线CELSRC的突跳动作的组合。设定9是执行控制信号BLC的正突跳与源极线CELSRC的正突跳的组合。

如以上所述，控制信号BLC的突跳动作与源极线CELSRC的突跳动作的组合可适当变更。另外，对于第1实施方式的第1变化例，也能将第4实施方式及第1实施方式的第1变化例组合。

例如，控制信号BLC的突跳动作的效果比源极线CELSRC的突跳动作的效果大。另一方面，控制信号BLC的突跳动作的副作用比源极线CELSRC的突跳动作的副作用大。因此，半导体存储装置1例如想要大幅度抑制特定的失效比特的情况下，有效的是执行控制信号BLC的突跳动作与源极线CELSRC的突跳动作这两者。另外，半导体存储装置1根据失效比特的抑制效果所需的程度选择性地执行控制信号BLC的突跳动作或源极线CELSRC的突跳动作也有效。这样，优选为在读出动作中，根据所需的效果，将控制信号BLC的突跳动作与源极线CELSRC的突跳动作适当组合，或者适当变更各突跳动作的突跳量及突跳期间。

所述实施方式中所说明的读出动作也能够应用于写入动作中的验证读出。在验证读出中应用所述实施方式的情况下，半导体存储装置1也能获得与所述实施方式相同的效果。

在所述实施方式中，开始突跳动作的时序可设定为任意时序。开始突跳动作的时序只要包含在至少对应的读出电压开始施加后至稳定为该读出电压为止的期间即可。

在所述实施方式中，例示了在读出电压从高向低转变的情况下，省略对选择信号线CGsel的突跳动作的情况，但并不限定于此。例如，在读出电压从高向低转变的情况下，也可执行对选择信号线CGsel的突跳动作。在该情况下，突跳动作中的突跳量例如可设定为负值。另外，说明了在对选择信号线CGsel的突跳动作中应用的突跳量固定的情况，但并不限定于此。例如，与选择信号线CGsel对应的突跳量也可针对每个读出电压进行变更。

在所述实施方式中，用于读出动作的说明的时序图只不过为一例。例如，在各时刻控制信号及配线各自的电压的时序也可错开。在读出动作中，只要至少各时刻的动作的前后关系不替换即可。在读出动作中，也可省略将通道内的残留电子去除的动作。

在所述实施方式中，对应用QLC(Quadruple-Level Cell)作为数据的存储方法的情况进行了例示，但并不限定于此。例如，在存储单元晶体管MT存储2比特、3比特、或5比特以上的数据的情况下，半导体存储装置1也能执行所述实施方式中所说明的读出动作，也能获得与所述实施方式相同的效果。另外，不论对存储单元晶体管应用何种数据分配，均能够执行所述实施方式。

在所述实施方式中，对于为从X方向的一侧对字线WL等积层配线施加电压的构造的情况进行了例示，但并不限定于此。例如，存储单元阵列10也可具有能够从X方向的两侧对字线WL等施加电压的构造。在这种情况下，例如也会在字线WL的中央部分中产生RC延迟的影响，所以通过应用所述实施方式的任一者能够获得相同的效果。

在所述实施方式中，对于选择字线WLsel的电压为与选择信号线CGsel的电压相同的电压的情况进行了例示，但并不限定于此。选择字线WLsel的电压也可与选择信号线CGsel的电压不同，只要基于选择信号线CGsel的变化而变化即可。

在所述实施方式中，存储器柱MP也可为多个柱在Z方向连结而成的构造。例如，存储器柱MP也可为贯通导电体层35(选择栅极线SGD)的柱与贯通多个导电体层34(字线WL)的柱连结而成的构造。另外，存储器柱MP也可为分别贯通多个导电体层34的多个柱在Z方向连结而成的构造。

在所述实施方式中，对于半导体存储装置1具有在半导体衬底上形成着存储单元阵列10的构造的情况进行了例示，但并不限定于此。例如，半导体存储装置1也可具有在存储单元阵列10下配置着感测放大器模块16等电路的构造。另外，所述实施方式也可对存储单元晶体管MT二维地配置的平面NAND闪速存储器应用。

在本说明书中，“控制器施加读出电压的期间”例如在图14中，相当于与读出电压NR对应的时刻t1至时刻t4为止的期间、或与读出电压HR对应的时刻t4至时刻t7为止的期间等。也就是说，在本说明书中施加各读出电压的期间也可包含开始施加读出电压的时间点与执行突跳动作的期间而表达。

在本说明书中，“H”电平的电压为对栅极施加该电压的N型的MOS晶体管成为导通状态，对栅极施加该电压的P型的MOS晶体管成为断开状态的电压。“L”电平的电压为对栅极施加该电压的N型的MOS晶体管成为断开状态，对栅极施加该电压的P型的MOS晶体管成为导通状态的电压。

在本说明书中，所谓“连接”表示电连接，例如不将在之间介置其它元件的情况除外。另外，在本说明书中，所谓“断开状态”，表示对所对应的晶体管的栅极施加小于该晶体管的阈值电压的电压，例如不将流通像晶体管的漏电流一样的微小的电流的情况除外。

对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围中。

[符号的说明]

1 半导体存储装置

2 存储器控制器

10 存储单元阵列

11 指令寄存器

12 地址寄存器

13 定序器

14 驱动器模块

15 行解码器模块

16 感测放大器模块

20～27、29 晶体管

28 电容器

30 P型阱区域

31 N型半导体区域

32、37、38 绝缘体层

33～36 导电体层

40 半导体层

41 隧道绝缘膜

42 绝缘膜

43 阻挡绝缘膜

50 导电体层

60、61 反相器

62、63 晶体管

BLK 区块

SU 串单元

BL 位线

WL 字线

SGD、SGS 选择栅极线

MT 存储单元晶体管

ST1、ST2 选择晶体管

RD 行解码器

TR0～TR17 晶体管

CG、SGDD、USGD、SGSD、USGS 信号线