栅极驱动单元、栅极驱动方法，栅极驱动电路和显示装置

摘要

本发明提供一种栅极驱动单元、栅极驱动方法，栅极驱动电路和显示装置。栅极驱动单元包括第一时钟信号端、第二时钟信号端、第三时钟信号端、第四时钟信号端、第一输出节点控制电路、第二输出节点控制电路、第一控制节点控制电路和输出电路。本发明能够为LTPO(低温多晶氧化物)像素电路提供N型晶体管需要的栅极驱动信号，并能够减少采用的晶体管的数目，利于实现窄边框。

说明书

技术领域

本发明涉及显示技术领域，尤其涉及一种栅极驱动单元、栅极驱动方法，栅极驱动电路和显示装置。

背景技术

在相关的应用于LTPO(低温多晶氧化物)像素电路的栅极驱动单元中，一般是由P型晶体管管输出P型晶体管所需的栅极驱动信号，再通过反相器得到N型晶体管所需的栅极驱动信号，相关的应用于LTPO像素电路的栅极驱动单元需要采用的晶体管的数目多。

发明内容

本发明的主要目的在于提供一种栅极驱动单元、栅极驱动方法，栅极驱动电路和显示装置，解决现有技术中在LTPO(低温多晶氧化物)像素电路提供N型晶体管需要的栅极驱动信号时，采用的晶体管的数目多，不利于实现窄边框的问题。

为了达到上述目的，本发明提供了一种栅极驱动单元，包括第一时钟信号端、第二时钟信号端、第三时钟信号端、第四时钟信号端、第一输出节点控制电路、第二输出节点控制电路、第一控制节点控制电路和输出电路，其中，

所述第一输出节点控制电路分别与第一输出节点、输入端、第一时钟信号端、第四时钟信号端、第一控制节点、第三时钟信号端、第一电压端和第二电压端电连接，用于在所述输入端提供的输入信号、所述第一时钟信号端提供的第一时钟信号和所述第四时钟信号端提供的第四时钟信号的控制下，根据所述输入信号和所述第一电压端提供的第一电压信号控制所述第一输出节点的电位，并在所述第一控制节点的电位和所述第三时钟信号端提供的第三时钟信号的控制下，将第二电压端提供的第二电压信号写入所述第一输出节点，并根据第三时钟信号控制调节第一输出节点的电位；

所述第一控制节点控制电路分别与第一时钟信号端、第一电压端、第一控制节点和第一控制端电连接，用于在所述第一时钟信号的控制下，将第一电压信号写入第一控制节点，并在所述第一控制端的电位的控制下，将第一时钟信号写入第一控制节点；

所述第二输出节点控制电路分别与第二控制端、第二时钟信号端、第二输出节点、第一输出节点和第四时钟信号端电连接，用于在所述第二控制端的电位下，将所述第二时钟信号端提供的第二时钟信号写入第二控制节点，在所述第二时钟信号的控制下，控制所述第二控制节点与所述第二输出节点之间连通，并在第一输出节点的电位的控制下，将第四时钟信号写入所述第二输出节点，并根据所述第四时钟信号控制调节第二输出节点的电位；

所述输出电路分别与第一输出节点、第二输出节点、第四时钟信号端、第一电压端和栅极驱动信号输出端电连接，用于在所述第一输出节点的电位的控制下，控制将第一电压信号写入所述栅极驱动信号输出端，在所述第二输出节点的电位的控制下，控制将第四时钟信号写入所述栅极驱动信号输出端。

可选的，第一控制端为所述第一输出节点；或者，

所述第一控制端为第一隔离节点，所述栅极驱动单元还包括第一隔离电路；所述第一隔离节点通过所述第一隔离电路与所述第一输出节点电连接；

所述第一隔离电路的控制端与第一控制电压端电连接，所述第一隔离电路用于在所述第一控制电压端提供的第一控制电压的控制下，控制所述第一控制端与所述第一输出节点之间连通。

可选的，所述第二控制端为所述第一控制节点；或者，

所述第二控制端为第二隔离节点，所述栅极驱动单元还包括第二隔离电路；

所述第二隔离电路的控制端与第二控制电压端电连接，所述第二隔离电路用于在所述第二控制电压端提供的第二控制电压的控制下，控制所述第二控制端与所述第一控制节点之间连通。

可选的，所述第一输出节点控制电路包括第一控制端控制子电路和第一输出节点控制子电路；

所述第一控制端控制子电路分别与第一节点、第二节点、输入端、第一时钟信号端、第四时钟信号端、第一电压端和第一控制端电连接，用于在所述输入信号的控制下，控制所述第一电压端与第一节点之间连通，并用于根据所述输入信号控制所述第一节点的电位，在所述第四时钟信号的控制下，控制所述第一节点与所述第二节点之间连通，并用于在所述第一时钟信号的控制下，控制所述第二节点与所述第一控制端之间连通；

所述第一输出节点控制子电路分别与第二电压端、所述第一控制节点、所述第三时钟信号端和所述第一输出节点电连接，用于在所述第一控制节点的电位和第三时钟信号的控制下，将第二电压端提供的第二电压信号写入所述第一输出节点，并根据第三时钟信号控制调节第一输出节点的电位。

可选的，所述第一控制端控制子电路包括第一节点控制晶体管、第二节点控制晶体管、第三节点控制晶体管和第一电容，其中，

所述第一节点控制晶体管的控制极与所述输入端电连接，所述第一节点控制晶体管的第一极与所述第一电压端电连接，所述第一节点控制晶体管的第二极与所述第一节点电连接；

所述第二节点控制晶体管的控制极与所述第四时钟信号端电连接，所述第二节点控制晶体管的第一极与所述第一节点电连接，所述第二节点控制晶体管的第二极与所述第二节点电连接；

所述第一电容的第一端与所述输入端电连接，所述第一电容的第二端与所述第一节点电连接；

所述第三节点控制晶体管的控制极与所述第一时钟信号端电连接，所述第三节点控制晶体管的第一极与所述第二节点电连接，所述第三节点控制晶体管的第二极与所述第一控制端电连接。

可选的，所述第一输出节点控制子电路包括第四节点控制晶体管、第五节点控制晶体管和第二电容，其中，

所述第四节点控制晶体管的控制极与所述第一控制节点电连接，所述第四节点控制晶体管的第一极与所述第二电压端电连接；

所述第五节点控制晶体管的控制极与所述第三时钟信号端电连接，所述第五节点控制晶体管的第一极与所述第四节点控制晶体管的第二极电连接，所述第五节点控制晶体管的第二极与所述第一输出节点电连接；

所述第二电容的第一端与所述第一输出节点电连接，所述第二电容的第二端与所述第三时钟信号端电连接。

可选的，当所述栅极驱动单元还包括第一隔离电路时，所述第一隔离电路包括第一隔离晶体管；

所述第一隔离晶体管的控制极与所述第一控制电压端电连接，所述第一隔离晶体管的第一极与所述第一控制端电连接，所述第一隔离晶体管的第二极与所述第一输出节点电连接。

可选的，所述第一控制节点控制电路包括第六节点控制晶体管和第七节点控制晶体管，其中，

所述第六节点控制晶体管的控制极与所述第一时钟信号端电连接，所述第六节点控制晶体管的第一极与所述第一电压端电连接，所述第六节点控制晶体管的第二极与所述第一控制节点电连接；

所述第七节点控制晶体管的控制极与所述第一控制端电连接，所述第七节点控制晶体管的第一极与所述第一控制节点电连接，所述第七节点控制晶体管的第二极与所述第一时钟信号端电连接。

可选的，所述第二输出节点控制电路包括第八节点控制晶体管、第九节点控制晶体管、第十节点控制晶体管、第三电容和第四电容，其中，

所述第八节点控制晶体管的控制极与所述第二控制端电连接，所述第八节点控制晶体管的第一极与所述第二时钟信号端电连接；

所述第四电容的第一端与所述第二控制端电连接，所述第四电容的第二端与所述第八节点控制晶体管的第二极电连接；

所述第九节点控制晶体管的控制极与所述第二时钟信号端电连接，所述第九节点控制晶体管的第一极与所述第八节点控制晶体管的第二极电连接，所述第九节点控制晶体管的第二极与所述第二输出节点电连接；

所述第十节点控制晶体管的控制极与所述第一输出节点电连接，所述第十节点控制晶体管的第一极与所述第二输出节点电连接，所述第十节点控制晶体管的第二极与所述第四时钟信号端电连接；

所述第三电容的第一端与所述第二输出节点电连接，所述第三电容的第二端与所述第四时钟信号端电连接。

可选的，当所述栅极驱动单元还包括第二隔离电路时，所述第二隔离电路包括第二隔离晶体管；

所述第二隔离晶体管的控制极与所述第二控制电压端电连接，所述第二隔离晶体管的第一极与所述第一控制节点电连接，所述第二隔离晶体管的第二极与所述第二控制端电连接。

可选的，所述输出电路包括第一输出晶体管和第二输出晶体管；

所述第一输出晶体管的控制极与所述第一输出节点电连接，所述第一输出晶体管的第一极与栅极驱动信号输出端电连接，所述第一输出晶体管的第二极与所述第一电压端电连接；

所述第二输出晶体管的控制极与所述第二输出节点电连接，所述第二输出晶体管的第一极与所述第四时钟信号端电连接，所述第二输出晶体管的第二极与所述栅极驱动信号输出端电连接。

本发明还提供了一种栅极驱动方法，应用于上述的栅极驱动单元，所述栅极驱动方法包括：

第一输出节点控制电路在输入信号、第一时钟信号和第四时钟信号的控制下，根据所述输入信号和第一电压信号控制第一输出节点的电位，第一输出节点控制电路在第一控制节点的电位和第三时钟信号的控制下，将第二电压信号写入第一输出节点，并根据第三时钟信号控制调节第一输出节点的电位；

第一控制节点控制电路在第一时钟信号的控制下，将第一电压信号写入第一控制节点，并在第一控制端的电位的控制下，将第一时钟信号写入第一控制节点；

第二输出节点控制电路在第二控制端的电位下，将第二时钟信号写入第二控制节点，在第二时钟信号的控制下，控制第二控制节点与第二输出节点之间连通，第二输出节点控制电路在第一输出节点的电位的控制下，将第四时钟信号写入第二输出节点，并根据第四时钟信号控制调节第二输出节点的电位；

输出电路在所述第一输出节点的电位的控制下，控制将第一电压信号写入栅极驱动信号输出端，输出电路在所述第二输出节点的电位的控制下，控制将第四时钟信号写入所述栅极驱动信号输出端。

本发明还提供了一种栅极驱动电路，包括多级上述的栅极驱动单元。

本发明还提供了一种显示装置，包括上述的栅极驱动电路。

本发明实施例所述的栅极驱动单元、栅极驱动方法，栅极驱动电路和显示装置能够为LTPO(低温多晶氧化物)像素电路提供N型晶体管需要的栅极驱动信号，并能够减少采用的晶体管的数目，利于实现窄边框。

附图说明

图1是本发明实施例所述的栅极驱动单元的结构图；

图2是本发明另一实施例所述的栅极驱动单元的结构图；

图3是本发明又一实施例所述的栅极驱动单元的结构图；

图4是本发明再一实施例所述的栅极驱动单元的结构图；

图5是本发明另一实施例所述的栅极驱动单元的结构图；

图6A和图6B为本发明实施例所述的栅极驱动单元的电路图；

图7是本发明如图6A所示的栅极驱动单元的实施例的工作时序图

图8是本发明如图6A所示的栅极驱动单元的实施例的与图7对应的仿真工作时序图；

图9是本发明如图6A所示的栅极驱动单元的实施例在工作时，各节点的波形图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明实施例所述的栅极驱动单元包括第一时钟信号端、第二时钟信号端、第三时钟信号端、第四时钟信号端、第一输出节点控制电路11、第二输出节点控制电路12、第一控制节点控制电路13和输出电路14，其中，

所述第一输出节点控制电路11分别与第一输出节点N9、输入端I1、第一时钟信号端、第四时钟信号端、第一控制节点N4、第三时钟信号端、第一电压端V1和第二电压端V2电连接，用于在所述输入端I1提供的输入信号、所述第一时钟信号端提供的第一时钟信号CK1和所述第四时钟信号端提供的第四时钟信号CK4的控制下，根据所述输入信号和所述第一电压端V1提供的第一电压信号控制所述第一输出节点N9的电位，并在所述第一控制节点N4的电位和所述第三时钟信号端提供的第三时钟信号CK3的控制下，将第二电压端V2提供的第二电压信号写入所述第一输出节点N9，并根据第三时钟信号CK3控制调节第一输出节点N9的电位；

所述第一控制节点控制电路13分别与第一时钟信号端、第一电压端V1、第一控制节点N4和第一控制端N3电连接，用于在所述第一时钟信号CK1的控制下，将第一电压信号写入第一控制节点N4，并在所述第一控制端N3的电位的控制下，将第一时钟信号CK1写入第一控制节点N4；

所述第二输出节点控制电路12分别与第二控制端N6、第二时钟信号端、第二输出节点N8、第一输出节点N9和第四时钟信号端电连接，用于在所述第二控制端N6的电位下，将所述第二时钟信号端提供的第二时钟信号CK2写入第二控制节点N7，在所述第二时钟信号CK2的控制下，控制所述第二控制节点N7与所述第二输出节点N8之间连通，并在第一输出节点N9的电位的控制下，将第四时钟信号CK4写入所述第二输出节点N8，并根据所述第四时钟信号CK4控制调节第二输出节点N8的电位；

所述输出电路14分别与第一输出节点N9、第二输出节点N8、第四时钟信号端、第一电压端V1和栅极驱动信号输出端O1电连接，用于在所述第一输出节点N9的电位的控制下，控制将第一电压信号写入所述栅极驱动信号输出端O1，在所述第二输出节点N8的电位的控制下，控制将第四时钟信号CK4写入所述栅极驱动信号输出端O1。

本发明实施例所述的栅极驱动单元能够为LTPO(低温多晶氧化物)像素电路提供N型晶体管需要的栅极驱动信号，并能够减少采用的晶体管的数目，利于实现窄边框。

在本发明实施例中，所述第一电压端可以为低电压端，所述第二电压端可以为高电压端，但不以此为限。

本发明实施例所述的栅极驱动单元在工作时，所述第一输出节点控制电路11在输入信号、第一时钟信号CK1和第四时钟信号CK4的控制下，根据所述输入信号和第一电压信号控制所述第一输出节点N9的电位，并在所述第一控制节点N4的电位和第三时钟信号CK3的控制下，将第二电压信号写入所述第一输出节点N9，并根据第三时钟信号CK3控制调节第一输出节点N9的电位；

所述第一控制节点控制电路13在所述第一时钟信号CK1的控制下，将第一电压信号写入第一控制节点N4，并在所述第一控制端N3的电位的控制下，将第一时钟信号CK1写入第一控制节点N4；

所述第二输出节点控制电路12在所述第二控制端N6的电位下，将第二时钟信号CK2写入第二控制节点N7，在所述第二时钟信号CK2的控制下，控制所述第二控制节点N7与所述第二输出节点N8之间连通，并在第一输出节点N9的电位的控制下，将第四时钟信号CK4写入所述第二输出节点N8，并根据所述第四时钟信号CK4控制调节第二输出节点N8的电位；

所述输出电路14分在所述第一输出节点N9的电位的控制下，控制将第一电压信号写入所述栅极驱动信号输出端O1，在所述第二输出节点N8的电位的控制下，控制将第四时钟信号CK4写入所述栅极驱动信号输出端O1。

可选的，第一控制端为所述第一输出节点；或者，

所述第一控制端为第一隔离节点，所述栅极驱动单元还包括第一隔离电路；所述第一隔离节点通过所述第一隔离电路与所述第一输出节点电连接；

所述第一隔离电路的控制端与第一控制电压端电连接，所述第一隔离电路用于在所述第一控制电压端提供的第一控制电压的控制下，控制所述第一控制端与所述第一输出节点之间连通。

可选的，所述第二控制端为所述第一控制节点；或者，

所述第二控制端为第二隔离节点，所述栅极驱动单元还包括第二隔离电路；

所述第二隔离电路的控制端与第二控制电压端电连接，所述第二隔离电路用于在所述第二控制电压端提供的第二控制电压的控制下，控制所述第二控制端与所述第一控制节点之间连通。

如图2所示，在图1所示的栅极驱动单元的实施例的基础上，所述第一控制端与为所述第一输出节点N9，所述第二控制端为所述第一控制节点N4。

如图3所示，在图1所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还包括第一隔离电路31和第二隔离电路32；

所述第一隔离电路31的控制端与第一控制电压端Vc1电连接，所述第一隔离电路31的第一端与所述第一控制端N3电连接，所述第一隔离电路31的第二端与所述第一输出节点N9电连接，所述第一隔离电路31用于在所述第一控制电压端Vc1提供的第一控制电压的控制下，控制所述第一控制端N3与所述第一输出节点N9之间连通；

所述第二隔离电路32的控制端与第二控制电压端Vc2电连接，所述第二隔离电路32的第一端与所述第二控制端N6电连接，所述第二隔离电路32的第二端与所述第一控制节点N4电连接，所述第二隔离电路32用于在所述第二控制电压端Vc2提供的第二控制电压的控制下，控制所述第二控制端N6与所述第一控制节点N4之间连通。

并且，如图3所示，当本发明实施例所述的栅极驱动单元还包括第一隔离电路31和第二隔离电路32时，所述第一控制端N3还与所述第一输出节点控制电路11电连接。

在具体实施时，所述第一隔离电路31可以包括第一隔离晶体管，所述第二隔离电路32可以包括第二隔离晶体管，当所述第一隔离晶体管和所述第二隔离晶体管为P型晶体管时，所述第一控制电压端和所述第二控制电压端可以为低电压，所述第一隔离晶体管和所述第二隔离晶体管可以为常开晶体管，所述第一隔离晶体管用于稳定第一输出节点的电位，所述第二隔离晶体管用于稳定第二控制端N6的电位。

在本发明实施例中，如图4所示，在图1所示的栅极驱动单元的实施例的基础上，所述第一输出节点控制电路可以包括第一控制端控制子电路111和第一输出节点控制子电路112；

所述第一控制端控制子电路111分别与第一节点N1、第二节点N2、输入端I1、第一时钟信号端、第四时钟信号端、第一电压端V1和第一控制端N3电连接，用于在所述输入信号的控制下，控制所述第一电压端V1与第一节点N1之间连通，并用于根据所述输入信号控制所述第一节点N1的电位，在所述第四时钟信号CK4的控制下，控制所述第一节点N1与所述第二节点N2之间连通，并用于在所述第一时钟信号CK1的控制下，控制所述第二节点N2与所述第一控制端N3之间连通；

所述第一输出节点控制子电路112分别与第二电压端V2、所述第一控制节点N4、所述第三时钟信号端和所述第一输出节点N9电连接，用于在所述第一控制节点N4的电位和第三时钟信号CK3的控制下，将第二电压端V2提供的第二电压信号写入所述第一输出节点N9，并根据第三时钟信号CK3控制调节第一输出节点N9的电位；

在具体实施时，所述第一输出节点控制电路11包括第一控制端控制子电路111和第一输出节点控制子电路112，第一控制端控制子电路111控制第一控制端N3的电位，所述第一输出节点控制子电路112控制第一输出节点N9的电位。

可选的，所述第一控制端控制子电路包括第一节点控制晶体管、第二节点控制晶体管、第三节点控制晶体管和第一电容，其中，

所述第一节点控制晶体管的控制极与所述输入端电连接，所述第一节点控制晶体管的第一极与所述第一电压端电连接，所述第一节点控制晶体管的第二极与所述第一节点电连接；

所述第二节点控制晶体管的控制极与所述第四时钟信号端电连接，所述第二节点控制晶体管的第一极与所述第一节点电连接，所述第二节点控制晶体管的第二极与所述第二节点电连接；

所述第一电容的第一端与所述输入端电连接，所述第一电容的第二端与所述第一节点电连接；

所述第三节点控制晶体管的控制极与所述第一时钟信号端电连接，所述第三节点控制晶体管的第一极与所述第二节点电连接，所述第三节点控制晶体管的第二极与所述第一控制端电连接。

可选的，所述第一输出节点控制子电路包括第四节点控制晶体管、第五节点控制晶体管和第二电容，其中，

所述第四节点控制晶体管的控制极与所述第一控制节点电连接，所述第四节点控制晶体管的第一极与所述第二电压端电连接；

所述第五节点控制晶体管的控制极与所述第三时钟信号端电连接，所述第五节点控制晶体管的第一极与所述第四节点控制晶体管的第二极电连接，所述第五节点控制晶体管的第二极与所述第一输出节点电连接；

所述第二电容的第一端与所述第一输出节点电连接，所述第二电容的第二端与所述第三时钟信号端电连接。

在本发明实施例中，当所述栅极驱动单元还包括第一隔离电路时，所述第一隔离电路包括第一隔离晶体管；

所述第一隔离晶体管的控制极与所述第一控制电压端电连接，所述第一隔离晶体管的第一极与所述第一控制端电连接，所述第一隔离晶体管的第二极与所述第一输出节点电连接。

可选的，所述第一控制节点控制电路包括第六节点控制晶体管和第七节点控制晶体管，其中，

所述第六节点控制晶体管的控制极与所述第一时钟信号端电连接，所述第六节点控制晶体管的第一极与所述第一电压端电连接，所述第六节点控制晶体管的第二极与所述第一控制节点电连接；

所述第七节点控制晶体管的控制极与所述第一控制端电连接，所述第七节点控制晶体管的第一极与所述第一控制节点电连接，所述第七节点控制晶体管的第二极与所述第一时钟信号端电连接。

可选的，所述第二输出节点控制电路包括第八节点控制晶体管、第九节点控制晶体管、第十节点控制晶体管、第三电容和第四电容，其中，

所述第八节点控制晶体管的控制极与所述第二控制端电连接，所述第八节点控制晶体管的第一极与所述第二时钟信号端电连接；

所述第四电容的第一端与所述第二控制端电连接，所述第四电容的第二端与所述第八节点控制晶体管的第二极电连接；

所述第九节点控制晶体管的控制极与所述第二时钟信号端电连接，所述第九节点控制晶体管的第一极与所述第八节点控制晶体管的第二极电连接，所述第九节点控制晶体管的第二极与所述第二输出节点电连接；

所述第十节点控制晶体管的控制极与所述第一输出节点电连接，所述第十节点控制晶体管的第一极与所述第二输出节点电连接，所述第十节点控制晶体管的第二极与所述第四时钟信号端电连接；

所述第三电容的第一端与所述第二输出节点电连接，所述第三电容的第二端与所述第四时钟信号端电连接。

在具体实施时，当所述栅极驱动单元还包括第二隔离电路时，所述第二隔离电路包括第二隔离晶体管；

所述第二隔离晶体管的控制极与所述第二控制电压端电连接，所述第二隔离晶体管的第一极与所述第一控制节点电连接，所述第二隔离晶体管的第二极与所述第二控制端电连接。

如图5所示，在图3所示的栅极驱动单元的实施例的基础上，所述第一隔离电路31包括第一隔离晶体管T13，所述第二隔离电路32包括第二隔离晶体管T14；

所述第一隔离晶体管T13的栅极与所述第一控制电压端Vc1电连接，所述第一隔离晶体管T13的漏极与所述第一控制端N3电连接，所述第一隔离晶体管T13的源极与所述第一输出节点N9电连接；

所述第二隔离晶体管T14的栅极与所述第二控制电压端Vc2电连接，所述第二隔离晶体管T14的漏极与所述第一控制节点N4电连接，所述第二隔离晶体管T14的源极与所述第二控制端N6电连接。

在图5所示的实施例中，T13和T14可以为P型薄膜晶体管，Vc1和Vc2可以为低电压端，T13和T14可以为常开晶体管，但不以此为限。

可选的，所述输出电路包括第一输出晶体管和第二输出晶体管；

所述第一输出晶体管的控制极与所述第一输出节点电连接，所述第一输出晶体管的第一极与栅极驱动信号输出端电连接，所述第一输出晶体管的第二极与所述第一电压端电连接；

所述第二输出晶体管的控制极与所述第二输出节点电连接，所述第二输出晶体管的第一极与所述第四时钟信号端电连接，所述第二输出晶体管的第二极与所述栅极驱动信号输出端电连接。

如图6A所示，在图5所示的栅极驱动单元的实施例的基础上，所述第一输出节点控制电路包括第一控制端控制子电路和第一输出节点控制子电路；

所述第一控制端控制子电路包括第一节点控制晶体管T1、第二节点控制晶体管T2、第三节点控制晶体管T3和第一电容C1，其中，

所述第一节点控制晶体管T1的栅极与所述输入端I1电连接，所述第一节点控制晶体管T1的漏极与低电压端电连接，所述第一节点控制晶体管T1的源极与第一节点N1电连接；所述低电压端用于提供低电压VGL；

所述第二节点控制晶体管T3的栅极与所述第四时钟信号端电连接，所述第二节点控制晶体管T3的漏极与所述第一节点N1电连接，所述第二节点控制晶体管T3的源极与所述第二节点N2电连接；所述第四时钟信号端用于提供第四时钟信号CK4；

所述第一电容C1的第一端与所述输入端I1电连接，所述第一电容C1的第二端与所述第一节点N1电连接；

所述第三节点控制晶体管T3的栅极与所述第一时钟信号端电连接，所述第三节点控制晶体管T3的漏极与所述第二节点N2电连接，所述第三节点控制晶体管T3的源极与所述第一控制端N3电连接；

所述第一输出节点控制子电路包括第四节点控制晶体管T7、第五节点控制晶体管T6和第二电容C4，其中，

所述第四节点控制晶体管T7的栅极与所述第一控制节点N4电连接，所述第四节点控制晶体管T7的漏极与高电压端电连接；所述高电压端用于提供高电压VGH；

所述第五节点控制晶体管T6的栅极与所述第三时钟信号端电连接，所述第五节点控制晶体管T6的漏极与所述第四节点控制晶体管T7的源极电连接，所述第五节点控制晶体管T6的源极与所述第一输出节点N9电连接；所述第三时钟信号端用于提供第三时钟信号CK3；

所述第二电容C4的第一端与所述第一输出节点N9电连接，所述第二电容C4的第二端与所述第三时钟信号端电连接；

所述第一控制节点控制电路包括第六节点控制晶体管T5和第七节点控制晶体管T4，其中，

所述第六节点控制晶体管T5的栅极与所述第一时钟信号端电连接，所述第六节点控制晶体管T5的漏极与所述低电压端电连接，所述第六节点控制晶体管T5的源极与所述第一控制节点N4电连接；所述第一时钟信号端用于提供第一时钟信号CK1；

所述第七节点控制晶体管T4的栅极与所述第一控制端N3电连接，所述第七节点控制晶体管T4的漏极与所述第一控制节点N4电连接，所述第七节点控制晶体管T4的源极与所述第一时钟信号端电连接；

所述第二输出节点控制电路包括第八节点控制晶体管T8、第九节点控制晶体管T9、第十节点控制晶体管T10、第三电容C3和第四电容C2，其中，

所述第八节点控制晶体管T8的栅极与所述第二控制端N6电连接，所述第八节点控制晶体管T8的漏极与所述第二时钟信号端电连接；所述第二时钟信号端用于提供第二时钟信号CK2；

所述第四电容C2的第一端与所述第二控制端N6电连接，所述第四电容C2的第二端与所述第八节点控制晶体管T8的源极电连接；

所述第九节点控制晶体管T9的栅极与所述第二时钟信号端电连接，所述第九节点控制晶体管T9的漏极与所述第八节点控制晶体管T8的源极电连接，所述第九节点控制晶体管T9的源极与所述第二输出节点N8电连接；

所述第十节点控制晶体管T10的栅极与所述第一输出节点N9电连接，所述第十节点控制晶体管T10的漏极与所述第二输出节点N8电连接，所述第十节点控制晶体管T10的源极与所述第四时钟信号端电连接；所述第四时钟信号端用于提供第四时钟信号CK4；

所述第三电容C3的第一端与所述第二输出节点N8电连接，所述第三电容C3的第二端与所述第四时钟信号端电连接；

所述输出电路包括第一输出晶体管T12和第二输出晶体管T11；

所述第一输出晶体管T12的栅极与所述第一输出节点N9电连接，所述第一输出晶体管T12的漏极与栅极驱动信号输出端O1电连接，所述第一输出晶体管T12的源极与所述低电压端电连接；

所述第二输出晶体管T11的栅极与所述第二输出节点N8电连接，所述第二输出晶体管T11的漏极与所述第四时钟信号端电连接，所述第二输出晶体管T11的源极与所述栅极驱动信号输出端O1电连接。

在图6A所示的栅极驱动单元的实施例中，所有的晶体管都为P型薄膜晶体管，但不以此为限。

图6B是在图6A的基础上，添加标号31、32、111、112、12、13和14的附图。

在图6A所示的栅极驱动单元的实施例中，N7为与T8的源极电连接的节点，N5为与T6的漏极电连接的节点。

如图7所示，本发明图6A所示的栅极驱动单元的实施例在工作时，

在第一阶段S1，I1提供低电压，CK2为高电压，CK4为低电压，CK1的下降沿先于CK3的上升沿；T1和T2持续打开，T5在CK1为低电压时打开，以使得N4的电位为VGL-Vth(5)，其中，Vth(5)为T5的阈值电压；当CK3变为高电压，T6关闭，此时CK1为低电压，N3的电位下降，以打开T4，N4的电位为低电压，T14打开，N6的电位为低电压，直到CK1变为高电压，N4的电位和N6的电位被拉高；当CK1为低电压，CK3为高电压时，N3的电位和N9的电位才能被写至低电位，以打开T4；T9持续关闭，CK3的下降沿会由于电容自举将N9的电位拉低，T10打开，N8的电位为低电压，T11和T12打开，O1输出低电压；

在第二阶段S2，I1提供低电压，CK1为高电压，CK3为低电压，N1的电位、N2的电位和N3的电位保持为低电压，CK1为高电压，N4的电位和N6的电位为高电压，N9的电位保持为低电压，T12打开，CK4的电位由低电压提升为高电压时，由于C3的自举作用，N8的电位被拉高，T11关闭，O1输出低电压；

在第三阶段S3，I1提供高电压，CK2为高电压，CK4为低电压，N1的电位由于C1的自举作用被拉高，T1关断，T2打开，在CK1为低电压时T3打开，T13打开，N1的电位、N2的电位、N3的电位和N9的电位在CK1的电位被置低时会被不同程度的拉高；T10和T12关断，T9持续关断，N8的电位保持为低电压，T11打开，O1输出低电压；

在第三阶段S3，当CK1为低电压时，T5打开，N4的电位为低电压；

在第四阶段S4，I1提供低电压，CK1为高电压，CK3为低电压，T3关断，T6关断，N9的电位维持为高电压，T10和T12关断，T5关断，T4关断，T1关断，N4的电位维持为低电压，N6的电位为低电压，在CK2的电位变为低电压时，T8和T8打开，N7的电位和N8的电位为低电压，T11打开，O1输出CK4；在CK2的电位由高电压跳变为低电压时，由于C2的自举作用会将N6的电位拉至更低，使得T8打开更彻底；

在第五阶段S5，I1提供低电压，CK2为高电压，CK4为低电压，T1和T2打开，N1和N2的电位为低电压，当CK1的电位为低电压时，T3打开，N1的电位、N2的电位和N3的电位被拉低，T4打开，当CK1为低电压时，T5打开，N4的电位为低电压，T14打开(T14常开)，N6的电位为低电压，T8打开，N7的电位为高电压(CK2的高电位将N7的电位写为高电压)；当CK1的电位由低电压变为高电压时，T5关断，N4的电位变为高电压(此时，T4打开，CK1的高电位将N4的电位写为高电压)，T14打开(T14常开)，N6的电位为高电压，T8关断，N7的电位维持为高电压；T9关断，N8的电位在第四阶段S4为低，并N8的电位在第五阶段S5被C3自举拉至更低电压，T11彻底打开，N9的电位在T7关断后持续下降，N9的电位在CK3的电位跳变为低电压时被C4进一步拉低，T12彻底打开，O1输出低电压。

在图6A、图6B所示的栅极驱动单元的实施例中，利用C3，可以周期性的在第三时钟信号CK3的控制下，降低N9的电位，以使得T12能够彻底打开，降低输出波形受到T12的阈值电压的损耗的问题。

在图6A、图6B所示的栅极驱动单元的实施例中，所述第一隔离晶体管T13用于稳定第一输出节点N9的电位，所述第二隔离晶体管T14用于稳定第二控制端N6的电位；由于N9和N6都与电容电连接，因此N9的电位的稳定性和N6的电位的稳定性对电路稳定工作非常有益。

如图7所示，CK1的下降沿先于CK3的上升沿，CK1的上升沿先于CK3的下降沿，CK2的下降沿先于CK4的上升沿，CK2的上升沿先于CK4的下降沿，但不以此为限。

本发明图6A所示的栅极驱动单元的实施例能够通过O1提供N型晶体管工作所需的栅极驱动信号，并采用的晶体管的数目少，利于实现窄边框。

图8是本发明如图6A所示的栅极驱动单元的实施例的与图7对应的仿真工作时序图；

图9是本发明如图6A所示的栅极驱动单元的实施例在工作时，各节点的波形图。

本发明实施例所述的栅极驱动方法，应用于上述的栅极驱动单元，所述栅极驱动方法包括：

第一输出节点控制电路在输入信号、第一时钟信号和第四时钟信号的控制下，根据所述输入信号和第一电压信号控制第一输出节点的电位，第一输出节点控制电路在第一控制节点的电位和第三时钟信号的控制下，将第二电压信号写入第一输出节点，并根据第三时钟信号控制调节第一输出节点的电位；

第一控制节点控制电路在第一时钟信号的控制下，将第一电压信号写入第一控制节点，并在第一控制端的电位的控制下，将第一时钟信号写入第一控制节点；

第二输出节点控制电路在第二控制端的电位下，将第二时钟信号写入第二控制节点，在第二时钟信号的控制下，控制第二控制节点与第二输出节点之间连通，第二输出节点控制电路在第一输出节点的电位的控制下，将第四时钟信号写入第二输出节点，并根据第四时钟信号控制调节第二输出节点的电位；

输出电路在所述第一输出节点的电位的控制下，控制将第一电压信号写入栅极驱动信号输出端，输出电路在所述第二输出节点的电位的控制下，控制将第四时钟信号写入所述栅极驱动信号输出端。

本发明实施例所述的栅极驱动电路包括多级上述的栅极驱动单元。

在具体实施时，所述栅极驱动电路中的栅极驱动单元的输入端与相邻上一级栅极驱动单元的栅极驱动信号输出端电连接。

本发明实施例所述的一种显示装置包括上述的栅极驱动电路。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。