一种基于VPX架构的改进型B码对时方法

摘要

本发明公开一种基于VPX架构的改进型B码对时方法，交换板的FPGA作为PCIE交换网络的EP端口，将输入的B码进行解析。交换板的CPU作为PCIE交换网络的RC端口，划分出N个内存区域用于接收缓存FPGA传输过来的B码时间信息。N块刀片主板都被设置为NT模式，每当需要对时时，就通过PCIE交换网络从对应的内存区域中取走时间信息，取到的时间即为经过对时的系统时间。此外，交换板的FPGA会实时刷新并保存收到的时间信息，一旦B码源断开，交换板会以此时的时间信息为基准，通过自身RTC计时进行自守时。该方法解决了现有方法存在的较大延时与冲突，提供了一种B码源中断的风险控制策略，有很好的应用前景。