调制解调器和RF芯片、包括芯片的应用处理器及操作方法

摘要

本申请提供一种调制解调器芯片和包括调制解调器芯片的应用处理器。调制解调器芯片与射频芯片进行通信，并且包括：数字接口，其配置为基于数字通信从射频芯片接收包括多个样本的数据。逻辑块基于调制解调器芯片中的时钟信号生成帧同步信号，将所生成的帧同步信号提供给数字接口，并且与帧同步信号同步地接收所述多个样本。

说明书

相关申请的交叉引用

本申请要求于2016年8月26日在韩国知识产权局提交的韩国专利申请No.10-2016-0109551的优先权，其全部公开内容通过引用合并于此。

技术领域

本公开涉及一种调制解调器芯片，并且更具体地，涉及一种与射频(RF)芯片执行数字通信的调制解调器芯片、包括调制解调器芯片的应用处理器以及调制解调器芯片的操作方法。

背景技术

最近，随着使用智能电话等发送或接收大量的数据，在RF芯片与调制解调器芯片之间发送或接收的数据量也在增加。已经提出了RF芯片与调制解调器芯片之间的各种通信方法。例如，已经提出了通过使用数字通信方法在RF芯片与调制解调器芯片之间发送和接收I、Q模拟信号的方法。

然而，由于RF芯片与调制解调器芯片之间的数字通信而可能发生各种问题。例如，用于数据传输的通道的数量会根据数据带宽的增大而增加。另外，由于RF芯片和调制解调器芯片使用不同的时钟源，因此调制解调器芯片的性能会由于频率偏移而降低。

发明内容

本公开提供了一种调制解调器芯片、包括调制解调器芯片的应用处理器以及调制解调器芯片的操作方法，该调制解调器芯片用于防止由于射频(RF)芯片与调制解调器芯片之间的数字通信所导致的性能降低。

根据本公开的一方面，提供了一种调制解调器芯片，用于与射频(RF)芯片进行通信，该调制解调器芯片包括数字接口，其配置为基于数字通信从RF芯片接收包括多个样本的数据。逻辑块配置为基于调制解调器芯片中的时钟信号生成帧同步信号，将所生成的帧同步信号提供给数字接口，并且与帧同步信号同步地接收所述多个样本。

根据本公开的另一方面，提供了一种应用处理器，其包括：中央处理单元(CPU)；存储器，其配置为存储可由CPU执行的程序；以及调制解调器。调制解调器包括用于与应用处理器外部的射频(RF)芯片进行通信的数字接口以及用于处理通过数字接口传输的样本的逻辑块。与基于调制解调器中的时钟信号而生成的帧同步信号同步地将所述样本从数字接口传输至逻辑块。

根据本公开的另一方面，提供了一种调制解调器芯片的操作方法。所述方法包括：通过与射频(RF)芯片的数字通信接收数据；提取包括在接收到的数据中的样本；以及与通过使用调制解调器芯片中的时钟信号生成的帧同步信号同步地对所述样本执行逻辑处理。

根据本公开的另一方面，提供了一种射频(RF)芯片，其具有锁相环(PLL)、数字接口以及PLL控制器。PLL生成具有受输入信号控制的频率和相位的时钟信号。数字接口与基带芯片的数字接口进行通信。并且，PLL控制器根据通过数字接口从基带芯片接收到的信号，通过提供至PLL的输入信号来控制PLL的相位。

根据本公开，可防止可由RF芯片与调制解调器芯片之间的数字通信所引起的诸如延迟变化和频率偏移的问题。另外，由于RF芯片与调制解调器芯片的各种功能块之间的同步，因而可改善性能，并且还可减少功耗和RF干扰。

附图说明

根据下面结合附图的详细描述将更加清楚地理解本公开的各实施例，其中：

图1是根据实施例的通信系统的框图；

图2是示出图1的射频(RF)芯片的具体构造的示例的框图；

图3是示出图1的基带(BB)芯片的具体构造的示例的框图；

图4是示出具有根据实施例的调制解调器芯片所执行的功能的应用处理器的示例的框图；

图5是示出通过使用帧同步信号来执行数据处理的通信系统的示例的框图；

图6和图7是示出图5所示RF芯片的帧同步信号与图5所示基带(BB)芯片的帧同步信号同步的示例的框图和波形图；

图8是示出在图5所示的通信系统中延迟变化减小的示例的曲线图；

图9和图10是示出生成同步信号的具体示例的通信系统的框图；

图11是示出根据实施例的通信系统的操作方法的流程图；

图12是示出使用频率偏移补偿功能的通信系统的示例的框图；

图13是示出在图12所示的通信系统中补偿频率偏移的示例的曲线图；

图14至图16是根据其它可修改实施例的通信系统的框图；

图17是示出用于RF芯片的数字接口中的数据传输的数据排序操作的示例的示图；

图18是示出在RF芯片与BB芯片之间传输的数据的帧格式的示例的示图；

图19是示出将输入缓冲器和片内终端件(on-die termination,ODT)应用于数字接口的BB芯片的示例的框图；以及

图20是示出用于图19所示的BB芯片中的输入缓冲器和ODT的电力控制的示例的波形图。

具体实施方式

在下文中将参照示出本公开的实施例的附图来更全面地描述本公开。在附图中相同的附图标记表示相同的元件。

图1是根据实施例的通信系统10的框图。

参照图1，通信系统10可对应于用于执行通信的各种终端。例如，通信系统10通常可称为移动用户终端或固定用户终端，诸如用户设备(UE)、移动站(MS)和先进移动站(AMS)。用户终端的示例可包括智能电话、平板电脑、个人计算机(PC)、移动电话、视频电话、电子书阅读器和上网本PC等。

通信系统10可包括射频(RF)芯片100和基带(BB)芯片200。BB芯片200可为处理基带信号的调制解调器芯片。RF芯片100可连接至天线并且处理高频信号。例如，RF芯片100可将通过天线接收的高频信号转换成低频信号并且将低频信号传输至BB芯片200。另外，RF芯片100可从BB芯片200接收低频信号，将接收到的低频信号转换成高频信号，并且通过天线将高频信号传输至外部。

虽然在图1中未示出，但是通信系统10还可在频率转换处理中生成中频(IF)信号，并且在此情况下，通信系统10还可包括IF信号处理器(未示出)。可在BB芯片200中实现IF信号处理器的功能。可替换地，IF信号处理器可实现为单独芯片并且位于RF芯片100与BB芯片200之间。

RF芯片100可包括用于与BB芯片200执行数字通信的数字接口110、模拟-数字转换器(ADC)120和逻辑块130。BB芯片200可包括数字接口210和逻辑块220。RF芯片100的逻辑块130和BB芯片200的逻辑块220中的每一个可包括通过硬件执行与数据有关的各种逻辑处理的逻辑电路。可替换地，逻辑块130和220中的每一个可包括通过软件执行与数据有关的各种逻辑处理的元件，并且例如可包括一个或多个处理器以及存储程序的存储器。可替换地，逻辑块130和220中的每一个可同时包括硬件元件和软件元件，以执行与数据有关的各种逻辑处理。

数字接口110和210中的每一个可定义为包括与各种信号的传输相关的各种元件的块。例如，数字接口110和210中的每一个可包括用于发送和接收数据DATA的元件(例如，PHY、LINK和通道)。另外，数字接口110和210中的每一个还可包括用于发送和接收控制信息Info_ctrl的元件(例如，控制接口和通道)。

数字接口110和210中的每一个可执行以帧为单元对数据(例如，帧数据)进行配置的成帧操作或者从帧数据中提取样本的解帧操作，并且还可执行与物理传输相关的数据排序。数字接口110和210中的每一个可包括用于执行包括如上所述的功能的数字通信的硬件电路，或者可同时包括硬件电路和软件元件。

虽然图1中未示出，但是RF芯片100和BB芯片200中的每一个可包括用于生成在各种数字处理操作中使用的时钟信号的时钟生成器。RF芯片100和BB芯片200中的每一个可包括一个或多个锁相环(PLL)作为时钟生成器。根据实施例，可在不同的频域中执行在RF芯片100和BB芯片200中的每一个中执行的逻辑处理和通过数字接口的数字通信。例如，在RF芯片100中，ADC 120和逻辑块130可在第一频域中以相对较低的频率工作，并且数字接口110可在第二频域中以相对较高的频率工作。类似地，在BB芯片200中，逻辑块220可在第一频域中以相对较低的频率工作，并且数字接口210可在第二频域中以相对较高的频率工作。根据实施例，具有相同频率的时钟信号可分别提供至RF芯片100的数字接口110和BB芯片200的数字接口210，并且此外，具有相同频率的时钟信号可分别提供至RF芯片100的逻辑块130和BB芯片200的逻辑块220。

由于RF芯片100和BB芯片200执行数字通信，因此用于模拟-数字转换的转换器和用于数字-模拟转换的转换器可设置在RF芯片100中。换言之，可从BB芯片200中移除诸如ADC和数字-模拟转换器(DAC)的模拟电路，因此，可减小BB芯片200的尺寸，并且还可减少BB芯片200的电流消耗。

数字接口110和210中的每一个可包括用于发送和接收各种数字信号的引脚。例如，可在RF芯片100的数字接口110与BB芯片200的数字接口210之间发送和接收数据DATA和时钟信号CLK。另外，根据实施例，可通过RF芯片100的数字接口110与BB芯片200的数字接口210之间的单独通道发送和接收一条或多条控制信息Info_ctrl。根据实施例，控制信息Info_ctrl可包括用于将RF芯片100和BB芯片200中包括的各种功能块彼此同步的同步信号Sync。可替换地，控制信息Info_ctrl可包括用于补偿RF芯片100与BB芯片200之间的频率偏移的偏移控制信号Ctrl_offset。另外，可在RF芯片100与BB芯片200之间发送和接收用于各种相互控制的控制信息Info_ctrl。

如上所述，数字接口110和210中的每一个可被定义为包括各种元件的块。例如，当假设数字接口110和210中的每一个包括与数据DATA/时钟信号CLK的发送和接收相关的元件(例如，PHY和LINK块)时，可说明通过单独的路径在RF芯片100与BB芯片200之间发送或接收控制信息Info_ctrl。将提供至RF芯片100的控制信息Info_ctrl提供至数字接口110和/或逻辑块130，并且将提供至BB芯片200的控制信息Info_ctrl提供至数字接口210和/或逻辑块220。

在下文中，虽然举例说明了RF芯片100向BB芯片200发送数据的情况以描述根据本公开的实施例的操作，但是本公开不限于此。例如，本公开的实施例还可应用于BB芯片200向RF芯片100发送数据的情况。

RF芯片100和BB芯片200中的每一个可通过使用诸如包括在RF芯片100和BB芯片200中的每一个中的PLL的时钟源来工作。虽然RF芯片100和BB芯片200配置为分别生成具有相同频率的时钟信号，但是RF芯片100实际生成的时钟信号的频率可不同于BB芯片200实际生成的时钟信号的频率，因此，由于频率偏移，从RF芯片100发送至BB芯片200的数据会出现上溢或下溢。另外，由于通过各种类型的频域来将数据从RF芯片100发送至BB芯片200，因而在样本到达BB芯片200的逻辑块220的时候会出现变化(例如，延迟变化)。

根据本实施例，BB芯片200的逻辑块220可生成用于控制数字接口210的样本输出时序的帧同步信号Frame_sync，并且将该帧同步信号Frame_sync提供至数字接口210。换言之，数字接口210可临时存储通过对接收到的数据进行解帧而提取的样本，并且在来自逻辑块220的帧同步信号Frame_sync有效时将样本提供至逻辑块220，因此，可防止当逻辑块220接收样本时每个帧出现延迟变化的问题。

根据实施例，BB芯片200的逻辑块220内部或外部的功能块可生成同步信号Sync，并且可通过BB芯片200的数字接口210的引脚将所生成的同步信号Sync发送至RF芯片100。例如，BB芯片200可包括系统定时器(未示出)，其用于根据诸如3G或LTE的通信方法提供各种参考时间信息，并且来自系统定时器的信息可发送至RF芯片100作为同步信号Sync。可替换地，可将与系统定时器异步的信息发送至RF芯片100作为同步信号Sync。根据同步信号Sync，包括在RF芯片100中的时钟生成器(例如PLL)的更新时序(例如，频率转换时序)可与包括在BB芯片200中的时钟生成器(例如，PLL)的更新时序同步。另外，包括在RF芯片100中的时钟管理单元的时钟管理时序(例如，时钟分频时序)可与包括在BB芯片200中的时钟管理单元的时钟管理时序同步。

根据实施例，可在RF芯片100与BB芯片200之间发送或接收偏移控制信号Ctrl_offset，以补偿RF芯片100与BB芯片200之间的频率偏移。例如，位于BB芯片200的逻辑块220内部或外部的功能块可生成偏移控制信号Ctrl_offset以补偿上述频率偏移。根据实施例，BB芯片200可通过监视发送自RF芯片100的信号的相位和BB芯片200的内部的信号(例如，帧同步信号Frame_sync)的相位来生成偏移控制信号Ctrl_offset。包括在RF芯片100中的时钟生成器(例如，PLL)可基于偏移控制信号Ctrl_offset来增大或减小时钟信号的频率。

根据上述的实施例，虽然RF芯片100和BB芯片200分别依照不同的时钟源来工作，但是可减少或防止由于延迟变化或频率偏移而导致的性能降低。根据实施例，用于传输数据的通道可使用有损路径，而用于传输控制信息Info_ctrl的通道可使用无损路径。因此，由于虽然一些数据样本会出现错误但是不执行数据重发，因此可减少开销，而通信系统10的性能可随着控制信息Info_ctrl的可靠性的改善而提高。

下文中，描述了本公开的各种实施例。

图2是示出图1的RF芯片100的具体构造的示例的框图。

参照图1和图2，RF芯片100可包括数字接口110、ADC 120和逻辑块130。此外，RF芯片100可包括一个或多个滤波器，并且在图2中示出了抽取滤波器140作为示例。RF芯片100还可包括PLL 150作为时钟源或时钟生成器，并且数字接口110可包括LINK块111和PHY块112。在图2中，虽然将抽取滤波器140置于逻辑块130的外部，但是抽取滤波器140也可位于逻辑块130的内部。另外，虽然将PLL例示为时钟生成器，但是除PLL外的各种电路也可应用于时钟生成器。

在下面的实施例中，为了便于描述将描述这样的示例：数字接口110包括LINK块111和PHY块112并因此将通过单独路径接收到的控制信息Info_ctrl提供给数字接口110。然而，如上所述，数字接口110还可包括其它元件(例如，用于与控制信息Info_ctrl交互的元件)，因此，可通过数字接口110接收控制信息Info_ctrl，并且可将接收到的控制信息Info_ctrl提供给数字接口110中的PHY/LINK块。

图2中示出了ADC 120、抽取滤波器140和逻辑块130在第一频域中工作并且数字接口110在第二频域中工作的示例。可将来自PLL150的时钟信号CLK1提供至第一频域中的各种功能块。虽然未在图2中示出，但是可对来自PLL 150的时钟信号CLK1进行频率转换，并且将经过频率转换的时钟信号提供给数字接口110。可替换地，RF芯片100还可包括与第二频域相对应的时钟源(例如，PLL)，并且可将来自该单独的时钟源(例如，PLL)的时钟信号提供给数字接口110。根据实施例，与第一频域相比，第二频域可对具有更高频率的时钟信号进行响应。

除了图2中示出的各元件外，RF芯片100还可包括执行各种处理操作(诸如针对从天线接收的数据的带通滤波和低噪声放大)的功能块。根据实施例，抽取滤波器140可接收由ADC 120数字地转换的数据，并且输出通过滤波操作降低了速率的数据DATA。因此，可减小在RF芯片100与BB芯片200之间发送或接收的各条数据的带宽。

LINK块111可基于预定的规则(例如，通信协议)通过信号处理来生成预定的单元数据(例如，帧数据)，并且将所生成的单元数据提供给PHY块112。例如，LINK块111可通过对在帧同步周期内接收到的样本进行成帧来生成帧数据，并且可通过PHY块112将所生成的帧数据发送至BB芯片200。在下文中，发送至BB芯片200的信息将称为数据或帧数据，或者发送至BB芯片200的逻辑块的信息将称为数据或样本。然而，这仅仅是示例，并且可不同地定义或解释在实施例中所述的各个术语。

根据实施例，RF芯片100的PHY块112可将数据DATA和时钟信号CLK发送至BB芯片200，并且可根据在上述实施例中从BB芯片200提供的控制信息Info_ctrl来控制RF芯片100中的各种功能块。可将控制信息Info_ctrl提供至RF芯片100中的各种功能块。

图3是示出图1的BB芯片200的具体构造的示例的框图。

参照图1和图3，BB芯片200可包括数字接口210、逻辑块220和PLL 230。逻辑块220可包括与数据的逻辑处理相关的各种功能块，并且可包括帧同步信号生成器221和控制信息生成器222。虽然图3中的逻辑块220包括帧同步信号生成器221和控制信息生成器222两者，但是根据可修改实施例，逻辑块220可包括在帧同步信号生成器221和控制信息生成器222当中选择的仅一个。

在BB芯片200中，逻辑块220可在第一频域中操作，数字接口210可在第二频域中工作。可将来自PLL 230的时钟信号CLK2提供给逻辑块220。根据实施例，BB芯片200的逻辑块220可在与RF芯片100的逻辑块130的频域相同的频域中操作，因此，来自PLL 230的时钟信号CLK2可具有与来自如图2所示的PLL 150的时钟信号CLK1的频率实质上相同的频率。

数字接口210可根据与上述RF芯片100的数字接口110的规则相同的规则发送或接收信号。数字接口210可包括PHY块211和LINK块212。PHY块211可从RF芯片100接收数据DATA和时钟信号CLK。可通过单独路径(或单独通道)将在BB芯片200中生成的控制信息Info_ctrl发送至RF芯片100。

LINK块212可对接收自PHY块211的数据执行解帧，并且临时存储从帧数据中提取的多个样本。另外，LINK块212可响应于帧同步信号Frame_sync(而不是在完成解帧时)将样本Sample提供给逻辑块220。换言之，虽然在对每个帧完成解帧时会出现延迟变化，但是逻辑块220可与帧同步信号Frame_sync有效的时间同步地接收样本。因此，虽然在此状态下将具有延迟变化的多条帧数据发送至BB芯片200，但是可防止重复地执行搜索操作(例如，用于调整样本的代码位置的相关度检查操作)。

如在下面的实施例中详细描述的那样，控制信息生成器222可生成用于将RF芯片100中的各种功能块与BB芯片200中的各种功能块进行同步的同步信息，或者可生成控制信息Info_ctrl，其包括用于补偿RF芯片100与BB芯片200之间的频率偏移的偏移控制信号Ctrl_offset。

在上述的图2和图3的实施例中，RF芯片100的PHY块112和BB芯片200的PHY块211可根据各种方法执行数字通信。RF芯片100的PHY块112可根据与时钟信号的上升沿和下降沿同步地传输数据的双数据速率(DDR)方法来工作，其中时钟信号具有与第二频域相对应的频率。类似地，BB芯片200的PHY块211也可根据与时钟信号的上升沿和下降沿同步地传输数据的DDR方法来工作。

图4是示出具有由根据实施例的调制解调器芯片执行的各功能的应用处理器300的示例的框图。由于将调制解调器芯片的各个功能集成在应用处理器300中，因此图4的应用处理器300可称为ModAP。

参照图4，应用处理器300可利用片上系统(SoC)来实现，并且可包括中央处理单元(CPU)310、显示控制器320、只读存储器(ROM)330、存储器控制器340、随机存取存储器(RAM)350和调制解调器360。以与上述实施例实质上相同的方式，调制解调器360可包括数字接口361并且与外部的RF芯片执行数字通信。

CPU 310可处理或执行存储在ROM 330和/或RAM 350中的程序和/或数据。根据实施例，CPU 310可通过执行存储在ROM 330和/或RAM 350中的程序来控制调制解调器360的功能。ROM 330可以非易失性方式存储程序和/或数据并且可利用可擦除可编程只读存储器(EPROM)或电可擦除可编程只读存储器(EEPROM)来实现。RAM 350可利用诸如动态RAM(DRAM)或静态RAM(SRAM)的存储器来实现。

存储器控制器340可访问外部存储器装置，并且可以通过根据数据访问请求而控制外部存储器装置来读数据或写数据。显示器控制器320可通过驱动显示装置来控制屏幕的显示操作。

根据上述实施例，调制解调器360可向外部的RF芯片发送各种信号或者从外部的RF芯片接收各种信号。例如，调制解调器360可生成上述帧同步信号Frame_sync，以控制接收自外部的RF芯片的数据的逻辑处理的时序。另外，调制解调器360可通过单独的引脚(或单独的通道)向外部的RF芯片发送或从外部的RF芯片接收控制信息Info_ctrl，其包括用于控制外部的RF芯片的同步操作或者补偿偏移的多条信息。

包括图4中示出的全部元件(ModAP、外部存储器装置、显示装置和RF芯片)的设备可对应于上述通信系统的实施示例。换言之，所述通信系统可对应于各种终端，并且根据实施例的通信系统可包括ModAP 300(即，应用处理器300)以及与其连接的各种元件。

图5是示出通过使用帧同步信号执行数据处理的通信系统400的示例的框图。由于与上述实施例的各元件相同的元件的操作等同或类似于上述实施例的各元件的操作，因此省略对其的详细描述。

参照图5，通信系统400可包括RF芯片410和BB芯片420。RF芯片410可包括逻辑块411、LINK块412、PHY块413和PLL 414，并且BB芯片420可包括PHY块421、LINK块422、逻辑块423和PLL424。在理想情况下，从RF芯片410的PLL 414输出的时钟信号CLK1的频率可与从BB芯片420的PLL 424输出的时钟信号CLK2的频率相同。

根据实施例，RF芯片410和BB芯片420可生成各自的帧同步信号Frame_sync。例如，RF芯片410的逻辑块411可基于来自PLL 414的时钟信号CLK1来生成帧同步信号Frame_sync，并且将样本Sample以与所生成的帧同步信号Frame_sync同步的方式提供给LINK块412。逻辑块411可包括用于生成各种时钟信号的时钟管理单元(未示出)，并且可将一个或多个时钟信号CLK提供给LINK块412。

类似地，BB芯片420可从RF芯片410接收数据DATA和时钟信号CLK，并且BB芯片420的LINK块422可从接收到的数据中提取样本，并且临时存储所提取的样本。例如，LINK块422可临时存储在帧同步信号Frame_sync的一个周期内接收到的样本，并且将样本Sample以与帧同步信号Frame_sync同步的方式提供给逻辑块423。

图6是示出图5所示的RF芯片410的帧同步信号Frame_sync与图5所示的BB芯片420的帧同步信号Frame_sync同步的示例的框图。

参照图5和图6，除了图5所示的各个元件外，RF芯片410还可包括控制寄存器415，其包括用于控制RF芯片410中的各种功能块的设置信息。除了图5所示的各个元件外，BB芯片420还可包括用于控制与RF芯片410的同步的同步控制器425以及控制寄存器426。可在RF芯片410的控制寄存器415中存储用于控制RF芯片410中的PLL 414的多条设置信息，并且例如，可根据设置信息来控制PLL 414的更新时序。类似地，可根据来自BB芯片420的控制寄存器426的设置信息来控制PLL 424的更新时序。

同步控制器425可通过使用BB芯片420中的多条信息生成同步信号Sync。例如，BB芯片420可包括用于生成在各种类型的通信(诸如3G和/或LTE)中使用的参考时间信息的系统定时器(未示出)。同步控制器425可基于来自系统定时器的信息生成同步信号Sync，并且通过独立于数据DATA的传输的单独的通道将所生成的同步信号Sync发送至RF芯片410。根据可修改实施例，由于系统定时器对应于同步控制器425，因此系统定时器可生成同步信号Sync。

基于同步信号Sync，RF芯片410的PLL 414的更新时序和BB芯片420的PLL 424的更新时序可彼此同步。因此，来自PLL 414的时钟信号CLK1和来自PLL 424的时钟信号CLK2可彼此同步，并且基于时钟信号CLK1生成的RF芯片410的帧同步信号Frame_sync和基于时钟信号CLK2生成的BB芯片420的帧同步信号Frame_sync可彼此同步。

图7是示出根据图5所示实施例的通信系统的操作示例的时序图。

参照图5和图7，根据RF芯片410的帧同步信号Frame_sync_RF来执行对帧进行配置的成帧操作，通过RF芯片410的PHY块PHY_RF将帧数据发送至BB芯片420。可从RF芯片410向BB芯片420顺序地发送多条帧数据，即，第一帧数据Frame#0至第三帧数据Frame#2，并且在下文中，参照第一帧数据Frame#0来描述图7所示的操作示例。

BB芯片420的PHY块PHY_BB通过延迟接收第一帧数据Frame#0，并且当完成第一帧数据Frame#0的接收时，在BB芯片420的LINK块422中执行对第一帧数据Frame#0的解帧操作。当完成解帧操作时，将第一帧数据Frame#0的样本Sample从BB芯片420的LINK块422发送至BB芯片420的逻辑块423。

在没有将帧同步信号Frame_sync_BB施加至BB芯片420时，当完成解帧操作时在时刻T2将样本Sample发送至逻辑块423。在此情况下，从RF芯片410至BB芯片420的逻辑块423的第一帧数据Frame#0的传输延迟Latency_WOFS可对应于时刻T1与时刻T2之间的时段。然而，如在上述示例中那样，时刻T2会根据延迟变化而不同。

另一方面，根据实施例，可响应于帧同步信号Frame_sync_BB而将第一帧数据Frame#0的样本Sample_Logic Block发送至逻辑块423。在此情况下，第一帧数据Frame#0的传输延迟Lantency_WIFS可对应于时刻T1与时刻T3之间的时段。由于时刻T3对应于与帧同步信号Frame_sync同步的时刻，因此可防止时刻T3在若干时钟周期中变化。

图8是示出在图5所示通信系统400中减小了延迟变化的示例的曲线图。

参照图8，在来自RF芯片410的逻辑块411的数据到达BB芯片420的逻辑块423之前所需的时间可包括逻辑块中的成帧和解帧所需的时间、从PHY块发送数据所需的时间以及在PHY块发送当前数据后等待下一数据的发送所需的时间。在此情况下，通过上述的各种处理会出现延迟变化。然而，根据本实施例，由于将样本以与帧同步信号Frame_sync的有效时序同步的方式将样本提供给BB芯片420的逻辑块423，因此可防止出现延迟变化。

图9和图10是示出生成同步信号Sync的具体示例的通信系统500的框图。

参照图9，RF芯片510可包括控制寄存器511、PLL 512和时钟管理单元(CMU)513。BB芯片520可包括系统定时器521、同步信息寄存器522、选择器523、控制寄存器524、PLL 525和CMU 526。虽然为了便于描述而没有在图9和图10中示出，但是RF芯片510和BB芯片520中的每一个还可包括如在上述实施例中描述的数字接口。另外，可将来自PLL 512和525的输出信号用作数字接口的传输时钟信号，并且可将来自CMU 513和526的输出信号用作调制解调器时钟(或系统时钟)。然而，可不同地修改根据本公开的实施例的时钟配置。

RF芯片510可通过使用发送自BB芯片520的同步信号Sync来执行各种控制操作。根据实施例，RF芯片510的控制寄存器511可存储用于控制PLL 512的多条设置信息，并且可响应于同步信号Sync来控制PLL 512的更新。在BB芯片520中，也可将同步信号Sync提供给控制寄存器524，因此，RF芯片510的PLL 512的更新时序可与BB芯片520的PLL 525的更新时序同步。

RF芯片510的CMU 513可通过使用来自PLL 512的时钟信号来执行诸如时钟分频操作的各种时钟管理操作，并且生成在RF芯片510的各种功能块中使用的时钟信号。CMU 513可响应于同步信号Sync执行时钟管理操作。例如，时钟分频操作的时序可与同步信号Sync同步。类似地，在BB芯片520中，也可将同步信号Sync提供给CMU526，因此，RF芯片510的CMU513的时钟管理操作可与BB芯片520的时钟管理操作同步。

BB芯片520可根据各种方法来生成同步信号Sync，并且通过与用于数据传输的通道独立的通道将生成的同步信号Sync发送至RF芯片510。根据实施例，系统定时器521可输出与应用于通信系统500的通信方法(例如，3G和LTE)中使用的参考时间相关的信息。例如，在LTE通信方法中，可将与子帧的传输周期相对应的传输时间间隔(TTI)定义为参考时间的示例，并且系统定时器可输出与子帧的传输周期相对应的参考时间信息。可将参考时间信息发送至RF芯片510作为同步信号Sync，或者可通过处理参考时间信息来生成同步信号Sync，并且可将所生成的同步信号Sync发送至RF芯片510。

可替换地，可将可与系统定时器521异步地有效的另一信号发送至RF芯片510作为同步信号Sync。例如，同步信息寄存器522可存储用于生成预定信号的信息，并且可根据处理单元(未示出)的控制来触发信号从而输出该信号。选择器523可将来自系统定时器521的输出或来自同步信息寄存器522的输出选择性地发送至RF芯片510作为同步信号Sync。

下面参照图10来描述生成同步信号Sync的各种示例。在图10中，为了便于描述，会省略对包括在图9的通信系统500中的一些元件的描述。

RF芯片510可根据应用于通信系统500的通信方法而包括不同的系统定时器514和515。基于来自系统定时器514和515的参考时间信息或者从BB芯片520发送的同步信号Sync，控制寄存器511可控制PLL 512的更新时序。另外，基于来自系统定时器514和515的参考时间信息或者从BB芯片520发送的同步信号Sync，RF芯片510的CMU 513还可执行时钟管理操作。另外，可将从BB芯片520发送的同步信号Sync提供给系统定时器514和515，因此，RF芯片510的系统定时器514和515的参考时间可与BB芯片520的系统定时器521同步。

如图10所示，可通过来自系统定时器521的输出或来自同步信息寄存器522的输出来控制BB芯片520中的控制寄存器524。根据实施例，BB芯片520还可包括用于与系统定时器521无关地控制BB芯片520中的CMU的CMU控制块527，并且可通过选择器523将来自CMU控制块527的输出发送至RF芯片510。

根据如上所述的实施例，RF芯片510中的各种功能块的操作可与BB芯片520中的功能块的操作同步，并且例如，可执行CMU的同步、系统定时器的同步(或复位)以及PLL的同步更新。根据实施例，可在RF芯片510或BB芯片520中确定同步信号Sync从BB芯片520至RF芯片510的传输延迟。RF芯片510或BB芯片520可考虑所确定的传输延迟而调整同步操作或PLL更新操作的时序，因此，可执行RF芯片510与BB芯片520之间的更加准确的同步。

图11是示出根据实施例的通信系统的操作方法的流程图。例如，可在通信系统的BB芯片中执行图11所示的操作方法。

参照图11，可在通信系统的RF芯片与通信系统的BB芯片之间传输同步信号(操作S11)。例如，根据上述实施例，BB芯片可将同步信号发送至RF芯片。可根据同步信号来控制PLL和/或CMU(操作S12)。例如，BB芯片可将同步信号发送至RF芯片并且通过使用该同步信号来控制BB芯片中的PLL和/或CMU。因此，诸如RF芯片中的PLL和/或CMU的功能块的操作可与诸如BB芯片中的PLL和/或CMU的功能块的操作同步。

如在上述实施例中描述的那样，BB芯片可生成帧同步信号(操作S13)。例如，可基于时钟信号来生成帧同步信号以用于BB芯片中的逻辑处理，并且可将所生成的帧同步信号提供给BB芯片中的数字接口的LINK块。BB芯片生成用作传输时钟信号的时钟信号，并且将该时钟信号提供给PHY块，并且根据该传输时钟信号来执行RF芯片与BB芯片之间的数字数据通信(操作S14)。BB芯片的LINK块从通过PHY块接收到的数据中提取多个样本，并且临时存储所提取的样本，并且BB芯片中的逻辑块响应于帧同步信号来接收样本(操作S15)。逻辑块可对接收到的样本执行逻辑处理(操作S16)。

在下文中，将描述根据各种可修改实施例的通信系统。虽然为便于描述而在为描述实施例而提供的附图中可能未示出一些元件，但是本公开的实施例不限于图中所示的元件。

图12是示出使用频率偏移补偿功能的通信系统600的示例的框图。

参照图12，RF芯片610可包括ADC 611、逻辑块612、数字接口613、第一PLL 614、第二PLL 615和控制接口616。BB芯片620可包括数字接口621、逻辑块622、第一PLL 623、第二PLL 624、比较器625、处理单元626和控制接口627。可在RF芯片610与BB芯片620之间发送或接收偏移控制信号Ctrl_offset。

根据实施例，RF芯片610中的第一PLL 614和BB芯片620中的第一PLL 623可设置为分别生成具有相同频率的时钟信号。然而，由于RF芯片610和BB芯片620使用不同的时钟源，因此RF芯片610的第一PLL 614生成的时钟信号CLK1与BB芯片620的第一PLL 623生成的时钟信号CLK2可能在频率上不同。在此情况下，由RF芯片610生成的帧同步信号Frame_sync的周期可能不同于由BB芯片620生成的帧同步信号Frame_sync的周期，因此，提供给BB芯片620中的LINK块的样本的速度可能不同于从LINK块发送至逻辑块622的样本的速度。由于该差异，会引起上述实施例中描述的上溢或下溢。

比较器625可基于各种方法来检测频率偏移，并且生成检测结果。例如，比较器625可将从RF芯片610接收到的数据(或样本)的输入相位与BB芯片620中的信号的相位进行比较。例如，比较器625可对从RF芯片610传输的起始(SOT)的相位与BB芯片620中的帧同步信号Frame_sync的相位进行比较。当出现频率偏移时，SOT相位与帧同步信号Frame_sync的相位之间的差随着时间的推移逐渐增加，并且比较器625可确定检测到的相位差是否超过了预定阈值。

响应于来自比较器625的比较结果，在处理单元626的控制下生成用于补偿频率偏移的偏移控制信号Ctrl_offset，并且通过BB芯片620的控制接口627将所生成的偏移控制信号Ctrl_offset提供给RF芯片610。RF芯片610的第一PLL 614可生成其频率响应于偏移控制信号Ctrl_offset而被调整的时钟信号CLK1。

作为可修改实施例，BB芯片620可控制BB芯片620中的第一PLL 623补偿偏移。换言之，可通过对来自第一PLL 623的时钟信号CLK2的频率进行调整的偏移补偿来防止BB芯片620中的LINK块中的上溢或下溢。

图13是示出在图12所示的通信系统中补偿了频率偏移的示例的曲线图。图13示出了在从BB芯片620的第一PLL 623生成的时钟信号CLK2的频率保持恒定而来自RF芯片610的第一PLL 614的时钟信号CLK1的频率变化时出现偏移的示例。

参照图13，当来自RF芯片610的第一PLL 614的时钟信号CLK1的频率相比参考频率F低阈值ΔF或更多时，可通过比较器625来消除超过预定阈值的相位差。因此，可执行偏移补偿操作，从而来自第一PLL 614的时钟信号CLK1的频率可逐渐增大。另外，当来自RF芯片610的第一PLL 614的时钟信号CLK1的频率相比参考频率F高阈值ΔF或更多时，可执行偏移补偿操作，从而来自第一PLL 614的时钟信号CLK1的频率可逐渐减小。

图14和图15是根据其它可修改实施例的通信系统700和800的框图。图14和图15示出了根据数字接口的使用而会出现的RF干扰得以减少的示例。

参照图14，RF芯片710可包括ADC 711、逻辑块712、数字接口713、第一PLL 714、第二PLL 715、控制寄存器716和表格信息存储单元717。BB芯片720可包括数字接口721、逻辑块722、第一PLL 723、第二PLL 724、控制寄存器725和表格信息存储单元726。

由于数字接口713和721在相同频域中工作，因此来自RF芯片710的第二PLL 715的时钟信号CLK3和来自BB芯片720的第二PLL724的时钟信号CLK4可具有相同频率。在RF芯片710中，控制寄存器716可存储用于控制第二PLL 715的多条设置信息，并且表格信息存储单元717可存储与通过RF芯片710的天线的通信频率和时钟信号CLK3(其被用作用于RF芯片710与BB芯片720之间的数据传输的传输时钟信号)的频率相关的表格信息。类似地，BB芯片720的表格信息存储单元726可存储与RF芯片710的表格信息存储单元717相同的表格信息。

例如，当在RF芯片710与BB芯片720之间的数字通信中使用的传输时钟信号的频带与通过RF芯片710的天线的通信中的频带交叠时，在通过RF芯片710的天线接收到的数据中可能引起RF干扰。根据当前实施例，为了减少或消除RF干扰，可将回避频率(avoidancefrequency)应用于RF芯片710与BB芯片720之间的数字通信的传输时钟信号。

例如，可在比用于逻辑处理的时钟信号(例如，系统时钟信号)更快的范围内调整与RF芯片710与BB芯片720之间的数字通信的传输时钟信号相对应的时钟信号CLK3和CLK4的频率。RF芯片710的表格信息存储单元717和BB芯片720的表格信息存储单元726可输出与通过通信系统700的天线的通信频率相对应的传输时钟信号的信息，并且控制寄存器716和725可根据从表格信息存储单元717和726输出的信息来提供用于调整从第二PLL 715和724输出的时钟信号CLK3和CLK4的频率的设置信息。

根据实施例，在向通信系统700施加电力的初始设置处理期间，RF芯片710和BB芯片720中的每一个可获取由通信系统700访问的通信服务(例如，基站或访问点)的通信频率的信息，并且可基于所获取的信息来调整数字通信中使用的传输时钟信号的频率

在图15的实施例中示出了通过重采样操作来减少RF干扰的示例。

参照图15，与RF芯片810中的逻辑处理相关的ADC 811和逻辑块812以及与数据传输相关的数字接口813可在相同频域中工作，以减少上述RF干扰。例如，可将来自RF芯片810的第一PLL 814的时钟信号CLK1提供给ADC 811、逻辑块812和数字接口813。在当前实施例中，第一PLL 814可生成其频率高于应用于图14的实施例的系统时钟信号的频率的时钟信号CLK1，并且可防止上述RF干扰。由于ADC 811响应于时钟信号CLK1操作，因此ADC 811可对数据进行过采样并且输出过采样数据。

通过BB芯片820中的数字接口821将在RF芯片810中过采样的数据提供给重采样器823。BB芯片820中的第二PLL 825可生成与RF芯片810的第一PLL 814中生成的时钟信号CLK1的频率相对应的时钟信号CLK4，并且将所生成的时钟信号CLK4提供给数字接口821和重采样器823。重采样器823可接收时钟信号CLK2，其具有与来自BB芯片820中的第一PLL824的系统时钟信号相对应的低频，并且重采样器823可向逻辑块822提供具有降低的数据速率的样本。

在图15的实施例中，可禁用位于RF芯片810中并且生成传输时钟信号的的第二PLL815。作为可修改实施例，可将图15的通信系统实施为禁用RF芯片810的第一PLL 814并且将来自第二PLL 815的其频率可防止RF干扰的时钟信号提供给ADC 811和数字接口813。

图16是根据另一可修改实施例的通信系统900的框图。在图16中示出了用于减少数字接口中发生的功耗的操作示例。

参照图16，RF芯片910可包括ADC 911、逻辑块912、数字接口913、第一PLL 914、第二PLL 915、模式检测器916和选择器917。BB芯片920可包括数字接口921、逻辑块922、第一PLL 923、第二PLL 924、模式检测器925、重采样器926、第一选择器927和第二选择器928。

通信系统900可根据操作模式来发送或接收相对大量的数据或相对少量的数据。作为示例，当通信系统900在简单语音通信模式下工作时，与其它模式(例如，发送或接收大量信息的情况)相比，由通信系统900发送或接收的数据量可相对较小。在此情况下，在特定模式下(下文中，称为低功率模式)，可通过降低RF芯片910与BB芯片920之间的传输时钟信号的频率来减少数字接口中的功耗。

根据实施例，在低功率模式下，可禁用通信系统900的一个或多个PLL，并且可向RF芯片910的数字接口913和BB芯片920的数字接口921提供其频率低于其它模式下的传输时钟信号的频率的时钟信号。例如，在正常操作模式下，RF芯片910的数字接口913可从RF芯片910的第二PLL 915接收相对高频的时钟信号CLK3，并且BB芯片920的数字接口921可从BB芯片920的第二PLL 924接收相对高频的时钟信号CLK4。

在另一方面，当RF芯片910的模式检测器916检测到低功率模式时，可根据模式检测器916的控制来禁用RF芯片910的第二PLL915。选择器917可在模式检测器916的控制下将第一PLL 914生成的时钟信号CLK1选择性地发送至数字接口913。数字接口913可响应于相对低频的时钟信号CLK1而将数据发送至BB芯片920。

类似地，在低功率模式下，可根据模式检测器925的控制而禁用BB芯片920的第二PLL 924。选择器928可在模式检测器925的控制下将第一PLL 923生成的时钟信号CLK2选择性地发送至数字接口921。数字接口921可响应于相对低频的时钟信号CLK2而从RF芯片910接收数据。

在上述低功率模式下，可通过重采样器926将通过BB芯片920的数字接口921接收到的数据DATA提供给逻辑块922。根据实施例，在低功率模式下施加至数字接口921的传输时钟信号的频率可不同于正常操作模式下与逻辑处理相关的系统时钟信号的频率，并且可通过重采样器926将数据(或样本)以与系统时钟信号相对应的速度提供给逻辑块922。

在图17中示出了减少在数字接口中发生的功耗的另一示例。图17是示出用于RF芯片的数字接口中的数据传输的数据排序操作的示例。

参照图16和图17，通过通道传输数据的路径可定义为信道(lane)，并且RF芯片的数字接口中的PHY块可根据图17的(b)所示的传输格式来发送或接收数据。可根据帧结构来传输诸如传输起始(SOT)、传输结束(EOT)、文件结束(EOF)和循环冗余检查(CRC)的多条信息，并且还可传输实际上未使用的数据(例如，填充(PAD)位)以使得帧数据的大小恒定。

作为示例，在图17的(a)中，在将多个帧的数据分配给任意一个信道Lane 0之后可将数据分配给下一信道Lane 1。作为示例，当从RF芯片910发送至BB芯片920的数据量相对小时，可仅通过多个信道Lane 0至Lane 4中的一些信道来传输数据，并且可将信道Lane 0至Lane 4中的其余信道去激活(例如，STALL)。在此情况下，时钟信号CLK可在数据通过一个或多个信道传输的时段中有效，并且从RF芯片910发送至BB芯片920。

在另一方面，可如图17的(b)所示的那样执行用于将多条数据分配给多个并行的信道的数据排序。在此情况下，由于在数据传输中相比于图17的(a)使用了更多数量的信道，因此如果传输了相同量的数据则会存在实质上没有传输数据的时段(即，传输等待时段STALL)。根据实施例，RF芯片910可使得时钟信号CLK在不传输数据的时段STALL中无效，并且由于时钟信号CLK无效，可减少数据传输处理中的功耗。

图17的数据排序操作可不使用图16所示的实施例而单独地执行。例如，可在不降低数字接口的传输时钟信号的频率的情况下使用图17的数据排序操作。可替换地，当同时使用图17的数据排序操作和图16所示的实施例时，可进一步减少数字接口中消耗的功率。

图18中示出了减少通过数字接口传输的数据的开销的示例。图18是示出在RF芯片与BB芯片之间传输的数据的帧格式的示例的示图。

RF芯片和BB芯片中的每一个的数字接口中的LINK块可根据图18所示的帧格式来执行成帧或解帧。作为示例，帧格式可包括帧头区Frame Header、子帧长度区SubframeLength、子帧有效载荷区Subframe Payload以及CRC区CRC。每个区可包括一个或多个字段，并且每个字段可包括具有一个或多个位的信息。

当包括RF芯片和BB芯片的通信系统支持多输入多输出(MIMO)系统时，RF芯片可通过使用两种类型的天线与外部进行通信，因此，在RF芯片与BB芯片之间的通信中使用的通道可包括主通道和分集通道。帧头区Frame Header可包括主有效字段Primary Active、分集有效字段Diversity Active和监视字段Monitor。

主有效字段Primary Active可包括与对应于主通道的多个通道当中将要传输实际数据的通道(或有效通道)相关的信息。分集有效字段Diversity Active可包括与对应于分集通道的多个通道当中将要传输实际数据的通道相关的信息。监视字段Monitor可包括状态信息，诸如RF芯片的错误状态和中断生成。

子帧长度区Subframe Length可包括与关于将要通过多个通道传输的各个子帧单位数据的每个子帧的样本数量相关的信息(例如，长度信息)。根据实施例，可基于帧头区Frame Header的信息来确定将要传输实际数据的通道的位置，并且子帧长度区SubframeLength可选择性地仅包括与多个通道当中传输实际数据的通道相关的长度信息。因此，当将要传输实际数据的通道的数量相对小时，子帧长度区Subframe Length的信息量也会减小。子帧有效载荷区Subframe Payload可包括多个子帧的数据，并且CRC区CRC可包括用于执行多个子帧的数据的错误检查的CRC信息(例如，校验和信息)。

根据上述实施例，帧头区Frame Header包括指示是否存在通过每个通道的数据传输的信息，并且仅针对将要传输实际数据的通道的子帧，在帧格式中包括长度信息和数据。因此，帧格式的长度可动态地变化。由于帧格式的长度根据是否存在将要通过通道传输的数据而变化，因此可改善数据传输效率。

图19中示出了减少数字接口中发生的功耗的另一示例。图19是示出将输入缓冲器和片内终端件(ODT)应用于数字接口的BB芯片1000的示例的框图。

参照图19，BB芯片1000可包括PHY块1010、LINK块1020和逻辑块1030。BB芯片1000可经由多个通道与RF芯片进行通信，并且PHY块1010可包括对应于多个通道的多个输入缓冲器1011和1013、以及连接至多个输入缓冲器1011和1013的多个ODT 1012和1014。

LINK块1020可根据BB芯片1000的操作状态来控制向输入缓冲器1011和1013以及ODT 1012和1014的供电。LINK块1020可包括将对输入缓冲器1011和1013以及ODT 1012和1014的供电开启或关断的开/关控制器1021。根据实施例，逻辑块1030可包括定时器1031，其生成用于控制输入缓冲器1011和1013以及ODT 1012和1014的电力的信息。

输入缓冲器1011和1013中的每一个可通过通道接收数据DATA或时钟信号CLK，并且对接收到的数据DATA或接收到的时钟信号CLK进行缓冲。输入缓冲器1011和1013中的每一个可根据各种方法来接收数据DATA或时钟信号CLK。例如，输入缓冲器1011和1013中的每一个可如上述实施例中那样根据DDR方法来接收数据DATA或时钟信号CLK。ODT 1012和1014中的每一个可连接至与其对应的输入缓冲器的输入端，并且改善通过通道接收的信号的完整性。然而，当在没有传输数据的时段中向输入缓冲器1011和1013以及ODT 1012和1014供电时，输入缓冲器1011和1013中的每一个以及ODT 1012和1014中的每一个中会出现漏电流，并因此会增加功耗。

根据实施例，可针对每个通道控制输入缓冲器1011和1013以及ODT 1012和1014的电力。作为示例，可关闭对连接至多个通道当中实际上没有传输数据的一个或多个通道的输入缓冲器和ODT的供电。可替换地，当BB芯片1000进入BB芯片1000在一定时段期间不执行操作的模式(例如，睡眠模式)时，可关闭对输入缓冲器1011和1013以及ODT 1012和1014的供电。

根据实施例，当BB芯片1000进入睡眠模式时，定时器1031可将指示对应于睡眠模式的时段的信息提供至LINK块1020的开/关控制器1021。开/关控制器1021可生成用于阻止向输入缓冲器和ODT供应的电力的控制信号。

LINK块1020的开/关控制器1021可检测通过每个通道传输的各种类型的数据，并且可基于检测结果对每个通道动态地执行电力的控制。根据实施例，开/关控制器1021可基于检测结果执行控制操作，以使得向一些通道的输入缓冲器和ODT供电，同时阻止向其它一些通道的输入缓冲器和ODT供电。例如，开/关控制器1021可通过在接收到的信息当中检测SOT来确定数据传输的起始点，并且可通过预定的时间信息Info_time来估计或确定下一数据的传输将要开始的点。作为示例，当前数据传输的起始点与下一数据传输的起始点之间的时间间隔可对应于上述实施例中的帧同步信号Frame_sync的周期，并且开/关控制器1021可接收具有与帧同步信号Frame_sync相对应的周期的时间信息Info_time。

根据操作示例，当开/关控制器1021最初检测到SOT时，可向连接至将要接收数据的通道的输入缓冲器和ODT供电。接下来，通过在接收到的信息当中检测EOT来确定数据传输完成的点，并且基于EOT检测的结果来阻止向输入缓冲器和ODT供电。接下来，当从检测到上一个SOT的点经过了预定时间(例如，与帧同步信号的周期相对应的时间)时，再次向输入缓冲器和ODT供电。根据实施例，输入缓冲器和ODT需要在实际上接收到下一数据前保持ON状态，并且在此情况下，可控制输入缓冲器和ODT从而在预定时间前若干时钟周期的点向输入缓冲器和ODT供电。

图20是示出图19所示BB芯片1000中的输入缓冲器和ODT的电力控制的示例的波形图。

参照图20，可在BB芯片1000中的帧同步信号Frame_sync_BB的周期内从外部RF芯片接收数据DATA，并且可在帧同步信号Frame_sync_BB的下一周期到来之前在完成数据DATA从RF芯片的传输时检测EOT信号。用于阻止向通道的输入缓冲器和ODT供电的(或者用于禁用通道的输入缓冲器和ODT的)控制信号DIS_BUF/ODT可响应于EOT信号的检测而有效。

控制信号DIS_BUF/ODT可在预定时间间隔期间有效，并且根据实施例，可考虑到帧同步信号Frame_sync_BB的周期而设置预定时间间隔。例如，控制信号DIS_BUF/ODT可在帧同步信号Frame_sync_BB再次有效的点之前若干时钟周期处无效。因此，可再次启用输入缓冲器和ODT并且可通过启用的输入缓冲器和启用的ODT来接收下一数据DATA。

按照本领域中的惯例，可以执行所描述的一个或多个功能的块的方式描述和示出实施例。这些块(本文中可称为单元或模块等)可通过诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子部件、有源电子部件、光学部件、硬连线电路等的模拟和/或数字电路来物理地实施，并且可选地可通过固件和/或软件来驱动。这些电路可例如实施在一个或多个半导体芯片内，或者在诸如印刷电路板等的基板支承物上。可通过专用硬件、或者通过处理器(例如，一个或多个编程的微处理器和关联的电路)、或者通过用以执行块的一些功能的专用硬件与用以执行块的其它功能的处理器的组合来实施构成块的电路。可在不脱离本公开的范围的前提下将实施例中的每个块物理地分离成两个或多个交互且分立的块。同样，可在不脱离本公开的范围的前提下将实施例中的各个块物理地组合成更多复杂块。

虽然已经参照其实施例具体地示出和描述了本公开，但是应该理解，在不脱离所附权利要求的精神和范围的前提下，可在其中进行形式和细节上的各种改变。