一种应用于CMOS图像传感器的高精度阵列模数转换器

摘要

本发明公开了一种应用于CMOS图像传感器的高精度阵列模数转换器，属于模拟电路设计技术领域，包括采样保持电路、比较器、数模转换器、逐次逼近寄存器及数字纠错电路；所述模数转换器采用全差分结构，输入信号经过采样保持电路输出给电容阵列顶级板同时接入比较器输入端，比较器输出端与逐次逼近寄存器相连，逐次逼近寄存器根据比较器结果控制电容阵列并将其存储，输出给数字纠错电路，得到最终的二进制输出。本发明将电容阵列分为三段电容阵列，其中每一段电容阵列均采用非二进制冗余电容架构设计，对于电路的不完全建立、参考电压的抖动与噪声及动态比较器的亚稳态导致的比较错误有一定程度的容忍。还采用了动态比较器，没有静态电流，有效降低了整体电路的功耗。

说明书

技术领域

本发明属于模拟电路设计技术领域，具体涉及一种应用于CMOS图像传感器 的阵列逐次逼近式模数转换器。

背景技术

随着CMOS技术的飞速发展，各种系统对模数转换器的要求也越来越高。目 前ADC的发展趋势主要有以下两个方向:

1、向低功耗，面积小方向发展

随着集成电路的规模越来越大，功耗成为了各个性能类似的芯片比较的重要 指标。对着CMOS技术的发展，CMOS的工艺不断进步，从几um下降到现在的几 十nm，同时各个模块所要求的供电电压也在不断地降低。通过电源休眠工作方 式，低电压等措施核技术，不断的改进功耗。这些都非常符合现在便携式电子设 备的要求。

2、向高性能方向发展

通过新型的电路结构设计，结合现在不断进步的工艺，补偿等技术，ADC的 性能也不断地被提高，向着高速、高精度方向发展。其中，逐次逼近式模数转换 器(SAR ADC)是一种中高精度和中等速度的模数转换器，优点是面积小、功耗 低、速度快等，常被应用于雷达、通信、图像传感等领域。逐次逼近式模数转换 器(SAR ADC)通常采用电荷重分配型结构，由于电容型逐次逼近式模数转换器 的单位电容总量与模数转换器(ADC)精度成指数关系，对于较高精度的逐次逼 近式模数转换器(SAR ADC)而言，电容总量和芯片面积会急剧增加，开关电容 切换时消耗的动态功耗也随之增大。

因此，对于高精度的电容型逐次逼近式模数转换器，通常需要使用大电容， 这样造成的结果是：充放电功耗大，制作芯片所需要的面积大，经济成本提高等。 同时由于模数转换器精度的提高，电容失配，比较器比较错误等对于模数转换器 影响更大，这些都限制了逐次逼近式模数转换器的设计。

发明内容

为了解决现有技术中存在的问题，本发明的目的是提供一种应用于CMOS图 像传感器(CMOS Image Sensor以下简称为CIS)的逐次逼近式模数转换器，这 种架构的模数转换器能够实现高精度，同时有效减少了电容阵列所需面积。

本发明提供了一种应用于CMOS图像传感器的高精度阵列模数转换器，包括 采样保持电路、比较器、数模转换器(ADC)、逐次逼近寄存器及数字纠错电路 (DEC)；所述模数转换器采用全差分结构，输入信号经过采样保持电路输出给电 容阵列顶级板同时接入比较器输入端，比较器输出端与逐次逼近寄存器相连，逐 次逼近寄存器根据比较器结果控制电容阵列并将其存储，输出给数字纠错电路， 得到最终的二进制输出。

进一步地，所述的模数转换器采用基于电荷重分配原理的分段式电容架构， 将模数转换器电容阵列分为三段，通过桥接电容进行连接。

进一步地，所述的每一段模数转换器电容阵列均采用非二进制的冗余电容阵 列。

进一步地，所述的模数转换器采用电容顶级板采样，即采样之后立即进行比 较，可以节省一半的电容阵列。同时在没有共模电平输入的情况下，可以保证逐 次逼近的信号线在每次转换过程中最终在同一共模电压的情况下进行比较。

进一步地，所述的模数转换器中采用了相关反向开关的开关逻辑模块；其中， 开关逻辑模块包括开关逻辑运算模块及开关逻辑控制模块；

所述开关逻辑运算模块，包括延迟模块、异或门、与非门、与门；其中，异 或门第一输入端第二输入端分别为两次比较器的输出结果，异或门的输出连接与 非门的第一输入端，逐次逼近寄存器输出的上升沿控制时钟经过延迟模块连接与 非门的第二输入端，与非门的输出连接与门的第一输入端，模数转换器的采样时 钟连接与门的第二输入端；

所述开关逻辑控制模块，包含两种不同的架构；第一种逻辑控制模块架构用 于控制电容的底极板电压，包含D触发器，反相器；比较器的输出结果连接D触发器的D 端，逐次逼近寄存器的上升沿控制信号连接D触发器的C端，开关逻辑运算模块 的与门输出端连接D触发器的RN端，D触发器的Q端连接反相器的输入端，反 相器的输出端连接对应电容底极板；第二种逻辑控制模块架构用于控制电容C₂、>3、C₄、C₅、C₆、C₈、C₉、C₁₀、C₁₁、C₁₂、C₁₃、C₁₄、C₁₅的底极板电压，包含D触发器，延时模块，与门及反相器；比较器的输出结果连接D触发器的D端，逐>

所述开关逻辑即反复对同一电容进行操作，采用这种开关逻辑的电容阵列， 在需要转换相同电容值(不同位)时，可以只转动同一个电容。这样可以避免由 于工艺造成的电容失配引起的电容值误差对于模数转换器的影响，提高了模数转 换器的线性度。

与现有技术相比，本发明具有如下优点：

1、采用了基于电荷重分配原理的分段式电容架构，整体架构设计采用了分 段电容设计。每段电容均采用非二进制的电容阵列，并在此基础上进行电容阵列 的权重调整，将较大的电容分裂为几个小的电容。这种结构的电容阵列可以为模 数转换器提供一定的冗余，防止了由于比较器的错误比较结果和参考电压上的噪 声对模数转换器的动态性能造成下降。同样高位、中位及低位电容阵列段间也采 用冗余设计，使得模数转换器在模拟域向数字域转换的过程中不丢码，为之后的 处理过程提供原始数据基础。

2、采用了非二进制的冗余电容架构。通过开关逻辑控制电路，整体操作中 只需要转换少数电容的下级板电压，即可完成模数转换器的逐次逼近过程。减小 了由于工艺问题导致的电容失配而引起的动态性能下降。并且我们设计的非二进 制的冗余电容阵列架构设计可以通过简单的数字校准电路对模数转换器得到的 数字码进行处理得到最终所需要的二进制码。

3、采用顶级板采样架构，即采样之后立即比较，可以节省一半的电容阵列。 同时在没有共模电平输入的情况下，这样可以保证逐次逼近的信号线在每次模数 转换过程最终都在共模电压稳定的情况下进行比较。这种情况下预放大器具有一 定增益，等效比较器输入噪声为较小的恒定值，从而提高模数转换器的动态性能。

4、将动态比较器的输出信号，经过逻辑运算产生再经过延迟单元，得到的 异步时钟重新输入至动态比较器控制动态比较器工作。

附图说明

图1：传统技术中的SAR ADC结构示意图；

图2：传统技术中的SAR ADC电路原理图；

图3：传统技术中的SAR ADC转换图(前五位)；

图4：本发明提出的SAR ADC的整体架构图；

图5：本发明提出的SAR ADC的电路原理图；

图6：带有电容值的SAR ADC电路原理图；

图7：本发明的模数转换器与传统模数转换器的MonteCarlo仿真结果ENOB 对比图；

图8：本发明的模数转换器与传统模数转换器MonteCarlo仿真结果rms DNL 对比图。

具体实施方式

下面将结合说明书附图，对本发明做进一步的说明。

如图2所示，该SAR ADC采用全差分结构。以一端为例：在采样阶段，电容 的底级板连接到Vip，电容顶级板连接到共模电压Vcm。接下来，最高位电容顶 级板由共模电压Vcm转换到Vrefp，其他位电容顶级板转换到接Vrefn。这时比 较器进行第一次比较并输出比较结果，如果Vip大于Vin，则最高位(简称MSB) 值B1为二进制1，反之，为0，同时最高位电容顶级板转换到接Vrefn。然后次 高位电容顶级板接到Vrefp，比较器进行第二次比较并输出比较结果。该ADC重 复这个过程直至最低位(LSB)的数值确定。

图3为图2所示SAR ADC前5位Vip，Vin的转换过程。

采样阶段，P端所有电容底极板连接到电压Vip，N端所有电容底极板连接 到电压Vin。开关Sp1，Sn1闭合，所有电容顶级板连接到共模电压Vcm。比较阶 段，开关Sp1、Sn1断开，P端电容C₁对应的开关Sp2接到Vrefp，P端其他位电>1对应的开关Sn2接Vrefn，N端其他位电容开关>2对应的开关Sp3由Vrefn转接到Vrefp，N端电容C₂对应的开关Sn3>3对应的开关Sp4由Vrefn转接到Vrefp，>3对应的开关Sn4由Vrefp转接到Vrefn。两端其他位电容开关状态>3对应的开关Sp4由Vrefp>3对应的开关Sn4由Vrefn转接到Vrefp。P端电容C₄对应的开关Sp5由Vrefn转接到Vrefp，N端电容C₄对应的开关Sn5由Vrefp转>5对应的开关Sp6由Vrefn转接到Vrefp，N端电容C₅对应的开关Sn6由Vrefp转接到Vrefn。第五次比较，B5为>6对应的开关Sp7由Vrefn转接到Vrefp，N端电容C₆对应的开关>

以上为图3所示的传统模数转换器前五位(bit)比较过程。

图4为本发明提出的异步逐次逼近式模数转换器的系统框架图，包括采样保 持电路、比较器、数模转换器(DAC)、逐次逼近寄存器及数字纠错电路(DEC)； 所述模数转换器采用全差分结构，输入信号经过采样保持电路输出给电容阵列顶 级板同时接入比较器输入端，比较器输出端与逐次逼近寄存器相连，逐次逼近寄 存器根据比较器结果控制电容阵列并将其存储，输出给数字纠错电路，得到最终 的二进制输出。

如图5所示：本发明提出的SAR ADC为全差分结构。该ADC应用电容顶级板 采样的分段式非二进制冗余电容阵列。本发明提出的SAR ADC相对于图2所示的 传统SAR ADC，节省了一次电容转换，同时也节省了一半的电容阵列。SAR ADC 接收差分输入信号Vip/Vin并输出数字码Dout[n+4:0]，其中，输出数字码 Dout[n:0]中的位(bit)n为最高有效位(MSB)。

如图5所示，MSB段电容C₁被拆分为电容C_1-1，C_1-2。电容C_1-1又分为两个>电容分别与电容C₂，C₃取值相同。电容C_1-2又分>其分别与电容C₄，C₅，C₆电容值相等。LSB1>7被拆分为电容C_7-1，C_7-2。电容C_7-1又分为两个电容：电容分别与电容C₈，C₉取值相同。电容C_7-2又分为三个电容：其分别与电容C₁₀，C₁₁，C₁₂电容值相等。LSB2段电容C₁₃，C₁₄，>15，C₁₆电容取值遵循二进制原理。

在下述过程中，我们将第一次比较结果称为B1，第二次比较结果称为B2， 以此类推。

每一个数据转换周期包括采样阶段和比较阶段，其中比较阶段分为18次比 较过程。

在采样阶段，开关Sp1,Sn1闭合。电容阵列对模拟输入信号Vip/Vin进行取 样。MSB段所有电容的顶级板连接输入信号，电容C_1-1、C_1-2对应的开关Sp2、Sp3、>2、C₃、C₄、C₅、>6对应的开关Sp4、Sp5、Sp9、Sp10、Sp11、Sn4、Sn5、Sn9、Sn10、Sn11接到>7-1、C_7-2对应的>8、C₉、C₁₀、C₁₁、C₁₂对应的开关Sp14、Sp15、Sp19、Sp20、Sp21、Sn14、>13、C₁₄、C₁₅对应的开关Sp22、Sp23、Sp24、Sn22、Sn23、Sn24、>16的底极板始终连接电压refp。

采样阶段结束后，进入比较阶段，比较器将电容阵列采样之后的信号进行立 即比较，开关Sp1,Sn1断开。在第一次比较过程，如果比较结果Vp>Vn,则B1＝1， Vn端的电容对应的开关Sn2，Sn3接电压refp，其他位电容开关保持 不动。如果Vp<Vn,则B1＝0，Vp端的电容对应得开关Sp2，Sp3接电压 refp，其他位电容开关保持不动。

第二次比较过程中：如果B1＝1且B2＝1，则Vp端电容C₂对应的开关Sp4由>的开关Sn2接到电压refn， 电容C₂位的开关保持不动；如果B1＝0而B2＝1，将电容的开关Sn2接到电压 refn，电容C₂位的开关保持不动，如果B1＝0且B2＝0则Vn端电容C₂对应的开关Sn4由接refp转接到refn。

第三次比较过程：如果B1＝1且B3＝1，即Vp>Vn，将Vp端的电容C₃对应的>对应的开关 Sn3转接到refn，电容C₃的开关状态保持不变；如果B1＝0而B3＝1，将Vp端的>对应的开关Sp3由refp接到refn，如果B1＝0且B3＝0，将Vn端电容C₃对应的开关Sp5转接到refn。

第四次比较过程：如果Vp>Vn，B4＝1，将Vn端的电容对应 的开关Sn6，Sn7，Sn8由refn接到refp；如果Vp<Vn，B4＝0将Vp端的电容对应的开关Sp6，Sp7，Sp8由refn接到refp。

第五次比较过程：如果B4＝1且B5＝1，将Vp端的电容C₄对应的开关Sp9由>对应的开关Sn6转接到 refn；如果B4＝0而B5＝1，将Vp端的电容对应的开关Sp6由refp接到refn， 如果B4＝0且B5＝0，将Vn端电容C₄对应的开关Sn9转接到refn。

第六次比较过程：如果B4＝1且B6＝1，将Vp端的电容C₅对应的开关Sp10由>对应的开关Sn7转接到 refp；如果B4＝0而B6＝1，将Vp端的电容对应的开关Sp7由refp接到refn， 如果B4＝0且B5＝0，将Vn端电容C₅对应的开关Sn10转接到refn。

第七次比较过程：如果B4＝1且B7＝1，将Vp端的电容C₆对应的开关Sp11由>对应的开关Sn8转接到 refn；如果B4＝0而B7＝1，将Vp端的电容对应的开关Sp8由refp接到refn， 如果B4＝0且B7＝0，将Vn端电容C₆对应的开关Sn11转接到refn。

第八次比较过程：如果Vp>Vn，B8＝1，Vn端的电容对应的开关 Sn12，Sn13接电压refp。如果Vp<Vn,则B8＝0，Vp端的电容对应的 开关Sp12，Sp13接电压refp。

第九次比较过程：如果B8＝1且B9＝1，则VP端电容C₈对应的开关Sp14由接>的开关Sn12接到电压refn； 如果B8＝0而B9＝1，将电容的开关Sn12接到电压refn；如果B8＝0且B9＝0， Vn端电容C₈对应的开关Sn14由接refp转接到refn。

第十次比较过程：如果B8＝1且B10＝1，将Vp端的电容C₉对应的开关Sp15>对应的开关Sn13 转接到refn；如果B8＝0而B10＝1，将Vp端的电容对应的开关Sp13由refp 接到refn，如果B8＝0且B10＝0，将Vn端电容C₉对应的开关Sn15转接到refn。

第十一次比较过程：如果Vp>Vn，B11＝1，将Vp端的电容对应的开关Sp16，Sp17，Sp18由refn接到refp；如果Vp<Vn，B11＝0将Vn端 的电容对应的开关Sn16，Sn17，Sn18由refn接到refp。

第十二次比较过程：如果B11＝1且B12＝1，将Vp端的电容C₁₀对应的开关Sp19>对应的开关Sn17 转接到refn；如果B11＝0而B12＝1，将Vp端的电容对应的开关Sp17由refp 接到refn，如果B11＝0且B12＝0，将Vn端的电容C₁₀对应的开关Sn19转接到refn。

第十三次比较过程：如果B11＝1且B13＝1，将Vp端的电容C₁₁对应的开关Sp20>对应的开关Sn21 转接到refn；如果B11＝0而B13＝1，将Vp端的电容对应的开关Sp17由refp 接到refn，如果B11＝0且B13＝0，将Vn端的电容C₁₁对应的开关Sn20转接到refn。

第十四次比较过程：如果B11＝1且B14＝1，将Vp端的电容C₁₂对应的开关Sp21>对应的开关Sn18 转接到refn；如果B11＝0而B14＝1，将Vp端的电容对应的开关Sp18由refp 接到refn，如果B11＝0且B14＝0，将Vn端电容C₁₂对应的开关Sn21转接到refn。

第十五次比较过程：如果Vp>Vn，B15＝1，将Vp端的电容C₁₃对应的开关Sp22>13对应的开关Sn22转>

第十六次比较过程：如果Vp>Vn，B16＝1，将Vp端的电容C₁₄对应的开关Sp23>14对应的开关Sn23转>

第十七次比较过程：如果Vp>Vn，B17＝1，将Vp端的电容C₁₅对应的开关Sp24>15对应的开关Sn24转>

第十八次比较过程：如果Vp>Vn，B18＝1，如果Vp<Vn，B18＝0；

以上为所述模数转换器的整个工作过程。

采用这种开关逻辑的电容阵列，在需要转换相同电容值(不同位)时，可以 只转动同一个电容。这样可以避免由于工艺造成的电容失配引起的电容值误差对 于模数转换器的影响，提高了模数转换器的线性度。

图6给出了所述模数转换器每一位电容的取值。如图所示，所述模数转换器 从整体上分为三段，通过桥接电容连接。为了避免寄生电容影响转换器的线性度， 桥接电容在取值上也具有一定的冗余。三段电容阵列每段都采用非二进制冗余电 容架构设计。

图7和图8为传统Monotonic SAR ADC与本发明提出的采用顶级板采样的分 段式的非二进制电容阵列SAR在相同工艺电容matching情况下的10000次 MonteCarlo仿真结果：ENOB的正态分布拟合及rms DNL(微分非线性误差)的 对比图。

其中两种架构的Mean(ENOB)分别为13.78、13.63，对应的std(ENOB) 为0.37、0.54，根据正态分布的3sigma原则，两种架构对应于我们设计的模数 转换器阵列的ENOB范围分别为12.77-14.79，12.01-15.25，我们设计的模数转 换器的整体性能相对于传统架构有部分提升，且应用于CIS中大面阵多数量的列 转换器能保证整体模数转换器阵列性能提升，相互行之间的差异减小。