一种基于极化码的级联纠错编译码方法和系统

摘要

本发明公开了一种基于极化码的级联纠错编译码方法，属于纠错编译码技术领域。该方法在发送端，外编码器首先对插入了固定比特的信息序列进行编码，得到外码码字；外码码字作为极化码编码器的输入序列，进行极化码编码，并得到级联码码字；接收端译码器采用联合的SCL译码算法进行译码。同时本发明还公开了一种基于极化码的级联纠错编译码系统。本发明技术方案提供的编码方法的误帧率性能显著超越采用SCL译码算法或者CRC‑aided SCL译码算法下的极化码误帧率性能；且本发明的外编码器存储复杂度、运算复杂度极低，编码简单；本发明采用的联合的SCL译码算法相对于原始SCL译码算法以及CRC‑aided SCL译码算法无译码复杂度的提升，有利于工程实现。

说明书

技术领域

本发明属于纠错编译码技术领域，更具体地，涉及一种基于极化码的级联纠错编译码方法和系统。

背景技术

极化编码作为一种新型的接近香农限的编码方案，其编译码算法的复杂度较低，有利于工程实现；仿真结果表明极化码SCL(Successive Cancellation List，连续消除列表)译码算法在较低复杂度O(L·Nlog(N))(L为路径数量，N为码长)下，纠错能力可以达到最大似然译码器的纠错能力。但是对于采用SCL译码算法的中短码长非级联极化码，其纠错性能仍然与香农极限存在较大差距，并且这个差距无法单独从增大路径数量进行弥补。

传统的极化码级联方法中，级联LDPC(Low-Density Parity-Check，低密度奇偶校验)码由于得到的级联码的特性不适合SCL译码算法，相对于采用SCL译码算法的极化码而言，其纠错性能无明显提升；级联CRC(Cyclical Redundancy Check，循环冗余校验)码不仅需要额外的CRC校验电路，会带来一定的硬件开销，另外纠错性能也有限；因此，这些传统方案均在某种程度上限制了极化码的工程应用。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种基于极化码的级联纠错编译码方法和系统，其目的在于仅采用少数逻辑门电路和移位寄存器实现的简单有效的外编码器，以较低的外码编码复杂度，来提升极化码在SCL译码算法下的纠错性能，由此解决传统的极化码级联方法中，采用SCL译码算法或者CRC-aided SCL译码算法下的纠错性能有限或硬件设计复杂的技术问题。

为实现上述目的，按照本发明的一个方面，提供了一种基于极化码的级联纠错编译码方法，该方法包括以下步骤：

(1)信息序列预处理步骤：通过对信息序列插入固定的比特序列，即接收端已知的全0、全1或者其他固定的0和1序列，获得外编码器的输入序列；

(2)外编码器编码步骤：通过对外编码器的输入序列进行编码，获得外码码字，外编码器的码率为1；

(3)外码码字映射步骤：通过将所述外码码字的第一个比特至最后一个比特依次映射为极化码编码器的输入序列的第一个至最后一个比特；

(4)内编码器编码步骤：通过对所述极化码编码器的输入序列进行极化码编码，获得级联码码字；

(5)译码步骤：采用联合的SCL译码算法进行译码，将外编码器输入序列与极化码输入序列进行联合判决，最终从外编码器输入序列的判决结果中得到信息序列的判决结果。

上述编译码方法，外编码器的码率为1是指，外编码器对一个输入比特序列进行编码时，输出码字的比特数量与输入序列的比特数量相等。

上述编译码方法，其步骤(1)信息序列预处理中，预处理得到的外编码器输入序列的子序列s_A为信息序列，即子序列为插入的固定序列；其中，N为极化码码长，M为信息序列长度，为1×N行向量，s_A＝{s_i|i∈A}，集合A为外编码器输入序列中信息比特位置序号集合，集合A^c为外编码器输入序列中固定比特位置序号集合，A^c＝{1,2,3,...,N}\A；{1,2,3,...,N}\A是指求集合{1,2,3,...,N}和A的差，也即

进一步地，所述步骤(2)中外编码器编码步骤过程具体为：

外编码器编码方程为其中，外码码字和输入序列均为1×N行向量，G为外编码器生成矩阵，中任意一个比特u_i(1≤i≤N)都只与中的子序列有关；生成矩阵G的特征为上三角矩阵，并且对于任意i∈A，该矩阵的元素g_i,i等于1，其中，g_i,i表示矩阵G的第i行第i列元素，集合A为外编码器的输入序列中信息比特位置序号集合

进一步地，所述外编码器为系统码编码器或非系统码编码器：为系统码编码器时，外编码器生成矩阵G的特征为，对于任意i∈A，该矩阵第i列的元素中仅g_i,i等于1，第i列其它元素为0；为非系统码编码器时，外编码器生成矩阵G的特征为，存在i∈A，第i列的前i-1个元素g_j,i(1≤j<i)中至少有1个元素为1，其中，g_j,i表示矩阵G的第j行第i列的元素。

进一步地，所述外编码器采用类系统循环码、类非系统循环码、系统递归卷积码、非系统递归卷积码、系统非递归卷积码或非系统非递归卷积码。

进一步地，所述外编码器采用类系统循环码的编码流程具体为：

Step1、判断i是否小于等于N；若是，进入Step2；若否，则进入Step6；其中，i的初始值为1，取值为1到N之间的正整数；

Step2、外编码器输入比特s_i；判断当前i是否属于集合A；若是，进入Step3；若否，则进入Step4；其中集合A为外编码器输入序列中信息比特的位置序号集合。

Step3、开关E⁽¹⁾连接C⁽¹⁾端点，输出比特u_i＝s_i，i＝i+1，进入Step5；

Step4、开关E⁽¹⁾连接B⁽¹⁾端点，输出比特进入Step5；

Step5、更新r个移位寄存器的存储值，为更新前的取值，返回Step1；

Step6、完成外编码器码字的输出，同时对r个移位寄存器进行清0操作。

进一步地，所述外编码器采用类非系统循环码的编码流程具体为：外编码器编码时，开关E⁽¹⁾一直连接B⁽¹⁾端，当完成外编码器码字的输出后，r个移位寄存器需要进行清0操作。

进一步地，所述外编码器采用系统递归卷积码的编码流程具体为：

Step1、判断i是否小于等于N；若是，进入Step2；若否，则进入Step6；其中，i的初始值为1，取值为1到N之间的正整数；

Step2、外编码器输入比特s_i；判断当前i是否属于集合A；若是，进入Step3；若否，则进入Step4；其中集合A为外编码器输入序列中信息比特的位置序号集合。

Step3、开关E⁽²⁾连接C⁽²⁾端点，输出比特u_i＝s_i，i＝i+1，进入Step5；

Step4、开关E⁽²⁾连接B⁽²⁾端点，输出比特进入Step5；

Step5、更新r个移位寄存器的存储值，为更新前的取值，返回Step1；

Step6、完成外编码器码字的输出，同时对r个移位寄存器进行清0操作。

进一步地，所述外编码器采用非系统递归卷积码的编码流程具体为：外编码器编码时，开关E⁽²⁾一直连接B⁽²⁾端，当完成外编码器码字的输出后，r个移位寄存器需要进行清0操作。

进一步地，所述外编码器采用系统非递归卷积码的编码流程具体为：

Step1、判断i是否小于等于N；若是，进入Step2；若否，则进入Step6；其中，i的初始值为1，取值为1到N之间的正整数；

Step2、外编码器输入比特s_i；判断当前i是否属于集合A；若是，进入Step3；若否，则进入Step4；其中集合A为外编码器输入序列中信息比特的位置序号集合。

Step3、开关E⁽³⁾连接C⁽³⁾端点，输出比特u_i＝s_i，i＝i+1，进入Step5；

Step4、开关E⁽³⁾连接B⁽³⁾端点，输出比特进入Step5；

Step5、更新r个移位寄存器的存储值，为更新前的取值，返回Step1；

Step6、完成外编码器码字的输出，同时对r个移位寄存器进行清0操作。

进一步地，所述外编码器采用非系统非递归卷积码的编码流程具体为：外编码器编码时，开关E⁽³⁾一直连接B⁽³⁾端，当完成外编码器码字的输出后，r个移位寄存器需要进行清0操作。

进一步地，所述步骤(5)包括以下子步骤：

(51)判断i是否小于等于N；若是，进入步骤(52)，若否，则进入步骤(55)；其中，N是指极化码码长，i是指当前译码第i个比特u_i的索引序号，其初始值为1，取值从1到N的正整数；

(52)判断i是否属于集合A，若否，进入步骤(53)；若是，则进入步骤(54)；其中，集合A为外编码器的输入序列中信息比特位置序号集合；

(53)将当前每条路径上外编码器的输入序列中的固定比特s_i判决值设为已知的固定比特；将当前每条路径上极化码编码器的输入序列中比特u_i的判决值设为并令i＝i+1，返回步骤(51)；其中为外编码器输入序列的第j个比特s_j的判决值；

(54)首先，统计当前路径数量L′，通过将当前每条路径在u_i处取值0>i的判决值其次，根据判决每条路径上外编码器的输入序列中信息比特s_i，s_i的判决值为最后，令i＝i+1，返回步骤(51)；其中，2L′条路径的度量值分别为该路径在u_i处取值0或1的概率或为接收端接收向量；L为SCL译码算法的最大路径数量；

(55)从L条路径中输出路径度量值最大的一条路径上对应的外编码器输入序列其中子序列即为译码的信息序列。

按照本发明的另一方面，提供了一种基于极化码的级联纠错编译码系统，该系统包括以下部分：

信息序列预处理模块，用于通过对信息序列插入固定的比特序列，即接收端已知的全0、全1或者其他固定的0和1序列，获得外编码器的输入序列；

外编码器编码模块，用于通过对外编码器的输入序列进行编码，获得外码码字，外编码器的码率为1；

外码码字映射模块，用于通过将所述外码码字的第一个比特至最后一个比特依次映射为极化码编码器的输入序列的第一个至最后一个比特；

内编码器编码模块，用于通过对所述极化码编码器的输入序列进行极化码编码，获得级联码码字；

译码模块，用于采用联合的SCL译码算法进行译码，将外编码器输入序列与极化码输入序列进行联合判决，最终从外编码器输入序列的判决结果中得到信息序列的判决结果。

上述编译码系统中，外编码器的码率为1是指，外编码器对一个输入比特序列进行编码时，输出码字的比特数量与输入序列的比特数量相等。

上述编译码系统中，其步骤(1)信息序列预处理中，预处理得到的外编码器输入序列的子序列s_A为信息序列，即子序列为插入的固定序列；其中，N为极化码码长，M为信息序列长度，为1×N行向量，s_A＝{s_i|i∈A}，集合A为外编码器输入序列中信息比特位置序号集合，集合A^c为外编码器输入序列中固定比特位置序号集合，A^c＝{1,2,3,...,N}\A，{1,2,3,...,N}\A是指求集合{1,2,3,...,N}和A的差，也即

进一步地，所述外编码器编码模块具体用于通过外编码器编码方程进行编码，其中，外码码字和输入序列均为1×N行向量，G为外编码器生成矩阵，中任意一个比特u_i(1≤i≤N)都只与中的子序列有关；生成矩阵G的特征为上三角矩阵，并且对于任意i∈A，该矩阵的元素g_i,i等于1，其中，g_i,i表示矩阵G的第i行第i列元素，集合A为外编码器的输入序列中信息比特位置序号集合

进一步地，所述外编码器为系统码编码器或非系统码编码器：为系统码编码器时，外编码器生成矩阵G的特征为，对于任意i∈A，该矩阵第i列的元素中仅g_i,i等于1，第i列其它元素为0；为非系统码编码器时，外编码器生成矩阵G的特征为，存在i∈A，第i列的前i-1个元素g_j,i(1≤j<i)中至少有1个元素为1，其中，g_j,i表示矩阵G的第j行第i列的元素。

进一步地，所述外编码器采用类系统循环码、类非系统循环码、系统递归卷积码、非系统递归卷积码、系统非递归卷积码或非系统非递归卷积码。

进一步地，所述译码模块包括以下单元：

第一预判单元，用于判断i是否小于等于N；若是，进入第二预判单元，若否，则进入获取译码结果单元；其中，N是指极化码码长，i是指当前译码第i个比特u_i的索引序号，其初始值为1，取值从1到N的正整数；

第二预判单元，用于判断i是否属于集合A，若否，进入第一判决单元；若是，则进入第二判决单元；其中，集合A为外编码器的输入序列中信息比特位置序号集合；

第一判决单元，用于将当前每条路径上外编码器的输入序列中的固定比特s_i判决值设为已知的固定比特；将当前每条路径上极化码编码器的输入序列中比特u_i的判决值设为并令i＝i+1，返回第一预判单元；其中为外编码器输入序列的第j个比特s_j的判决值；

第二判决单元，用于：首先，统计当前路径数量L′，通过将当前每条路径在u_i处取值0或1获得2L′条备选路径；并判断是否满足2L′≤L，若是，保留2L′条路径；若否，则保留L条度量值最大的路径，从而得到每条路径中u_i的判决值其次，根据判决每条路径上外编码器的输入序列中信息比特s_i，s_i的判决值为最后，令i＝i+1，返回第一预判单元；其中，2L′条路径的度量值分别为该路径在u_i处取值0或1的概率或为接收端接收向量；L为SCL译码算法的最大路径数量；

获取译码结果单元，用于从L条路径中输出路径度量值最大的一条路径上对应的外编码器输入序列其中子序列即为译码的信息序列。

总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下技术特征及有益效果：

(1)本发明提供的极化码与码率为1的外编码器级联的纠错编码方法，具有显著提升极化码纠错性能的效果；

现有技术中，采用SCL译码算法的中短码长非级联的极化码，其纠错性能趋近于最大似然译码器译码性能，纠错能力有限，即使增大SCL译码算法路径数量，误帧率性能不会明显改善；而且增大路径数量会线性增大算法存储复杂度和译码复杂度，不利于工程实现；在相同路径数量的SCL译码算下，本发明提供的级联方案与非级联的极化码相比，由于级联的外码可以在SCL译码过程中可以及时有效的纠正译码错误，提高译码列表中正确路径的存活概率，因此具有显著提升纠错性能的效果；其纠错性能可以明显突破CRC-aided SCL(循环冗余校验辅助的连续消除列表)译码算法的纠错性能；

(2)极化码与码率为1的外编码器级联的纠错编码方法，不会增大译码复杂度以及存储复杂度；

由于提出的级联码可以采用少量的移位寄存器和逻辑门电路，即可实现简单有效的外编码器，在保证优良纠错性能的同时，不会增大编码器的存储复杂度和运算复杂度；另外，采用联合的SCL译码算法，相对于原始SCL译码算法而言，其主要区别在于：对于信息比特的判决，除了需要采用SCL译码算法判决极化码编码器输入序列的信息比特之外，还需要根据校验公式判决信息比特，因此也可以采用少量的移位寄存器和逻辑门电路进行实现，本发明的这种联合的SCL译码方法与传统SCL算法相比，无运算复杂度提升；

(3)本发明提供的极化码与码率为1的外编码器级联的纠错编码方法，外编码器可以采用少量的移位寄存器和逻辑门电路即可实现，相对于其它级联复杂外码的方案，采用本发明方法可以使外编码器的硬件电路设计极为简单，有利于工程实现。

附图说明

图1为本发明编译码方法流程示意图；

图2为本发明提供的外编码器采用类系统循环码编码电路实现的示意图；

图3为本发明提供的外编码器采用系统递归卷积码编码电路实现的示意图；

图4为本发明提供的外编码器采用系统非递归卷积码编码电路实现的示意图；

图5为对码长为4的极化码与码率为1的外编码器级联的纠错编码方法的译码示意图；

图6为本发明实施例给出的外编码器采用2个移位寄存器组成的系统递归卷积码的编码电路；

图7为本发明实施例提供的码长为8的外码码字编码示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

如图1所示为本发明编译码方法包括以下步骤：

(1)信息序列预处理：信息序列预处理是指，已知待编码的M长信息序列为通过信息序列预处理之后得到外编码器的输入序列其中，的子序列s_A为信息序列，即子序列为插入的固定比特序列，本专利实施例中，固定比特序列默认为全0序列。

(2)外编码器编码：本发明的外编码器可以采用类系统循环码、类非系统循环码、系统递归卷积码、非系统递归卷积码、系统非递归卷积码以及非系统非递归卷积码。外编码器的输入序列为输出码字为设外编码器的生成矩阵为G时，从而有

如图2所示为类系统循环码编码电路示意图，图中β_i⁽¹⁾(0≤i≤r)的取值为0或1，其中β_r⁽¹⁾＝1，r为该电路中移位寄存器的个数，移位寄存器的初始状态为全0。图中，电平值D_i⁽¹⁾(1≤i≤r)取值为当前时刻第i个移位寄存器的存储值，开关E⁽¹⁾连接B⁽¹⁾端的输出比特u_*为当前输入比特s_*与D_r⁽¹⁾的模二加，开关E⁽¹⁾连接C⁽¹⁾端的输出比特u_*即为当前输入比特s_*。外编码器采用类系统循环码的编码流程具体为：

Step1、判断i是否小于等于N；若是，进入Step2；若否，则进入Step6；其中，i的初始值为1，取值为1到N之间的正整数；

Step2、外编码器输入比特s_i；判断当前i是否属于集合A；若是，进入Step3；若否，则进入Step4；其中集合A为外编码器输入序列中信息比特的位置序号集合。

Step3、开关E⁽¹⁾连接C⁽¹⁾端点，输出比特u_i＝s_i，i＝i+1，进入Step5；

Step4、开关E⁽¹⁾连接B⁽¹⁾端点，输出比特进入Step5；

Step5、更新r个移位寄存器的存储值，为更新前的取值，返回Step1；

Step6、完成外编码器码字的输出，同时对r个移位寄存器进行清0操作。

如图2虚线框中所示为非系统递归卷积码编码电路示意图，外编码器编码时，开关E⁽¹⁾一直连接B⁽¹⁾端，当完成外编码器码字的输出后，r个移位寄存器需要进行清0操作。

如图3所示为系统递归卷积码编码电路示意图，图中β_i⁽²⁾(1≤i≤r)、α_i⁽²⁾(0≤i≤r)的取值为0或1，r为该电路中移位寄存器的个数，移位寄存器的初始状态为全0。图3中，电平值D_i⁽²⁾(1≤i≤r)取值为当前时刻第i个移位寄存器的存储值，设当前输入比特为s_*，开关E⁽²⁾连接B⁽²⁾端的输出比特开关E⁽²⁾连接C⁽²⁾端的输出比特u_*即为当前输入比特s_*。外编码器采用系统递归卷积码编码流程具体为：

Step1、判断i是否小于等于N；若是，进入Step2；若否，则进入Step6；其中，i的初始值为1，取值为1到N之间的正整数；

Step2、外编码器输入比特s_i；判断当前i是否属于集合A；若是，进入Step3；若否，则进入Step4；其中集合A为外编码器输入序列中信息比特的位置序号集合。

Step3、开关E⁽²⁾连接C⁽²⁾端点，输出比特u_i＝s_i，i＝i+1，进入Step5；

Step4、开关E⁽²⁾连接B⁽²⁾端点，输出比特进入Step5；

Step5、更新r个移位寄存器的存储值，为更新前的取值，返回Step1；

Step6、完成外编码器码字的输出，同时对r个移位寄存器进行清0操作。

如图3虚线框中所示为非系统递归卷积码编码电路示意图，外编码器编码时，开关E⁽²⁾一直连接B⁽²⁾端，当完成外编码器码字的输出后，r个移位寄存器需要进行清0操作。

如图4所示为系统非递归卷积码编码电路示意图，图中α_i⁽³⁾(0≤i≤r)的取值为0或1，r为该电路中移位寄存器的个数，移位寄存器的初始状态为全0。图4中，电平值D_i⁽³⁾(1≤i≤r)取值为当前时刻第i个移位寄存器的存储值，设当前输入比特为s_*，开关E⁽³⁾连接B⁽³⁾端的输出比特开关E⁽³⁾连接C⁽³⁾端的输出比特u_*即为当前输入比特s_*。外编码器采用系统非递归卷积码编码流程具体为：

Step1、判断i是否小于等于N；若是，进入Step2；若否，则进入Step6；其中，i的初始值为1，取值为1到N之间的正整数；

Step2、外编码器输入比特s_i；判断当前i是否属于集合A；若是，进入Step3；若否，则进入Step4；其中集合A为外编码器输入序列中信息比特的位置序号集合。

Step3、开关E⁽³⁾连接C⁽³⁾端点，输出比特u_i＝s_i，i＝i+1，进入Step5；

Step4、开关E⁽³⁾连接B⁽³⁾端点，输出比特进入Step5；

Step5、更新r个移位寄存器的存储值，为更新前的取值，返回Step1；

Step6、完成外编码器码字的输出，同时对r个移位寄存器进行清0操作。

如图4虚线框所示的电路为非系统非递归卷积码编码电路示意图，其编码流程为：外编码器编码时，开关E⁽³⁾一直连接B⁽³⁾端，当完成外编码器码字的输出后，r个移位寄存器需要进行清0操作。

(3)外码码字映射：外码码字映射是将外码码字中的各个比特通过该映射关系作为极化码编码器输入的比特；在本发明中，外码码字的第一个比特至最后一个比特依次映射到极化码输入序列的第一个至最后一个比特来进行外码码字映射，获得极化码编码器的输入序列。因此，外码码字即为极化码编码器的输入序列。

(4)内编码器编码：通过步骤3得到内码极化码编码器的输入序列根据极化码编码公式，获得极化码码字为其中G_N为极化码生成矩阵。极化码码字也为级联码码字。

(5)译码步骤：采用联合的SCL译码算法进行译码，译码步骤具体包括以下子步骤：

(51)判断i是否小于等于N；若是，进入步骤(52)，若否，则进入步骤(55)；

其中，N是指极化码码长，i是指当前译码第i个比特u_i的索引序号，其初始值为1，取值从1到N的正整数；

(52)判断i是否属于集合A，若否，进入步骤(53)；若是，则进入步骤(54)；其中，A为外编码器输入序列中信息比特位置序号集合；

(53)将当前每条路径上外编码器输入序列中的固定比特s_i判决值设为已知的固定比特；将当前每条路径上极化码编码器输入序列中的比特u_i的判决值设为并令i＝i+1，返回步骤(51)；其中为外编码器输入序列的第j个比特s_j的判决值；

(54)首先，统计当前路径数量L′，通过将当前每条路径在u_i处取值0或1获得2L′条备选路径；并判断是否满足2L′≤L，若是，保留2L′条路径；若否，则保留L条度量值最大的路径，从而得到每条路径中u_i的判决值其次，根据判决每条路径上外编码器输入的信息比特s_i，s_i的判决值为最后，令i＝i+1，返回步骤(51)；

其中，2L′条路径的度量值分别为该路径在u_i处取值0或1的概率或为接收端接收向量；L为SCL译码算法的最大路径数量；g_j,i表示外码生成矩阵G的第j行第i列元素。

(55)从L条路径中输出路径度量值最大的一条路径上对应的外编码器输入序列其中子序列即为译码的信息序列。

如图5所示，为对码长为4的级联码采用联合的SCL译码算法译码过程。假设集合A＝{1,2,4}，固定比特s₃＝0，译码算法的路径总数L＝2，外编码器生成矩阵如

i＝1时，由于i≤N＝4并且i∈A，当前路径取值为0和1之后，路径总数2≤L＝2，因此2条路径(实线路径和虚线路径)均保留，此时u₁在两条路径中分别被判决为0和1。同时，根据公式判决信息比特也即实线路径处s₁被判决为0，虚线路径处s₁被判决为1；

i＝2时，由于i≤N＝4并且i∈A，由于路径总数不能超过L＝2，因此实线路径根据度量值判决虚线路径根据度量值判决同时，根据公式判决信息比特也即实线路径判决虚线路径判决

i＝3时，由于i≤N＝4并且2条路径中，固定比特s₃被判决为0，也即实线路径判决虚线路径判决同时，根据也即因此实线路径判决虚线路径判决

i＝4时，由于i≤N＝4并且i∈A，由于路径总数不能超过L＝2，因此实线路径根据度量值判决为1；虚线路径根据度量值判决为0。同时，根据公式判决信息比特也即实线路径判决虚线路径判决

i＝5时，由于i>N＝4，此时需要从2条路径中输出度量值最大的一条路径(实线)对应的判决序列其中判决的信息比特即为

下面结合实施例来说明本发明方法，具体如下：

实施例中，级联码码长为N＝8，信息比特数量为M＝2，集合A＝{2,3}，固定比特序列为全0序列，也即(s₁,s₄,s₅,s₆,s₇,s₈)＝(0,0,0,0,0,0)，接收端译码器采用联合的SCL译码算法，路径数量设置为L；外编码器码率为1的外编码器采用图6所示的系统递归卷积码编码器；给出的实施例步骤如下：

(1)信息序列预处理步骤：如图7所示，信息序列依次插入到序列的子序列s_A中，也即s₂＝v₁，s₃＝v₂，的其它比特插入为固定序列(也即全0序列)，从而外编码器输入序列

(2)外编码器编码步骤：外编码器采用图6所示的系统递归卷积码编码器，按照其编码过程可得到表1所示的电路工作过程；

表1

如图7所示，得到外码码字另外，也可以得到外编码器的生成矩阵

(3)外码码字映射步骤：外码码字的第一个比特u₁至最后一个比特u₈依次映射到极化码编码器输入序列的第一个比特至最后一个比特，获得极化码编码器的输入序列。因此，外码码字即为极化码编码器的输入序列；

(4)内编码器编码步骤：通过步骤3得到内码极化码编码器的输入序列根据极化码编码公式，获得极化码码字为其中G₈为码长为8的极化码生成矩阵。极化码码字也为级联码码字；

(5)译码步骤：接收端采用联合的SCL译码算法，对于任意i＝1,2,3,...,8，当时，当前每条路径s_i的判决值u_i的判决值当i∈A时，当前每条路径u_i的判决值按照SCL译码算法进行判决，同时判决信息比特s_i，s_i的判决值为

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。