基于CNFET的三值或非门及三值1‑3线地址译码器

摘要

本发明公开了一种基于CNFET的三值或非门及三值1‑3线地址译码器，基于CNFET的三值或非门包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管和第五CNFET，基于CNFET的三值1‑3线地址译码器包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管和第十一CNFET管；优点是功耗较低，延时较小。

说明书

技术领域

本发明涉及一种地址译码器，尤其是涉及一种基于CNFET的三值或非门及三值1-3线地址译码器。

背景技术

静态随机存储器(Static Random Access Memory,SRAM)读写速度快，常用作处理器和内存间的接口电路，作为处理器的高速缓存。随着超大规模集成电路(Very Large Scale Integration,VLSI)的发展，处理器时钟频率增加，对SRAM读写速度提出了更高的要求。地址译码器作为SRAM的重要的组成部分，其地址译码器延时占SRAM读写延时的很大一部分，因此SRAM的读写速度和功耗与地址译码器的性能有很大的关系。高性能地址译码器的设计对提高SRAM的读写速度降低功耗起了很大的作用。

传统地址译码器采用CMOS技术设计，随着特征尺寸缩小到纳米量级，互连线寄生效应带来的门延时、互连线串扰等问题越来越严重，地址译码器的工作速度遇到很大的挑战。而准一维结构的碳纳米管(Carbon Nanotube,CNT)因具有弹道传输特性、化学性质稳定和栅压调制便捷等特点，具有代替CMOS工艺的可能。将CNTs作为导电沟道可制得碳纳米场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)。文献DENG J,WONG H S P.A Compact SPICE Model for Carbon-Nanotube Field-Effect Transistors Including Nonidealities and Its Application-Part I:Model of the Intrinsic Channel Region[J].IEEE Transactions on Electron Devices,2007,54(12):3186-3194.研究表明，碳纳米场效应晶体管的极间电容仅为MOSFET极间电容的4％，故利用CNFET设计的地址译码器具有更小的延时，可提高地址译码器的工作速度。二值逻辑系统中，n输入地址译码器，在SRAM中可控制2ⁿ个SRAM单元的读写操作。而在多值逻辑系统中，n输入地址译码器可控制更多的SRAM单元。如最小基的三值逻辑，其逻辑取值为“0”、“1”和“2”；三值n输入地址译码器在SRAM中，可控制3ⁿ个SRAM的读写操作，从而提高了地址译码器的译码效率。在控制相同个数的SRAM单元时，采用三值地址译码器可减少封装的管脚数目。

鉴此，设计一种功耗较低，延时较小的基于CNFET的三值或非门及三值1-3线地址译码器具有重要意义。

发明内容

本发明所要解决的技术问题之一是提供一种功耗较低，延时较小的基于CNFET的三值或非门。

本发明解决上述技术问题之一所采用的技术方案为：一种基于CNFET的三值或非门，包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管和第五CNFET管；所述的第三CNFET管和所述的第四CNFET管均为P型CNFET管，所述的第一CNFET管、所述的第二CNFET管和所述的第五CNFET管均为N型CNFET管；所述的第一CNFET管的栅极和所述的第四CNFET管的源极均接入第一电源，所述的第一CNFET管的漏极接入第二电源，所述的第二电源是所述的第一电源的一半；所述的第二CNFET管的栅极和所述的第三CNFET管的栅极连接且其连接端为所述的三值或非门的第一输入端；所述的第四CNFET管的栅极和所述的第五CNFET管的栅极连接且其连接端为所述的三值或非门的第二输入端；所述的第二CNFET管的源极和所述的第五CNFET管的源极均接地，所述的第二CNFET管的漏极、所述的第三CNFET管的漏极、所述的第一CNFET管的源极和所述的第五CNFET管的漏极连接且其连接端为所述的三值或非门的输出端；所述的第三CNFET管的源极和所述的第四CNFET管的漏极连接。

所述的第一CNFET管的管径为1.018nm，所述的第二CNFET管的管径、所述的第三CNFET管的管径、所述的第四CNFET管的管径和所述的第五CNFET管的管径均为0.783nm。该电路可以利用更低的电源电压来驱动电路，进一步降低功耗和延时。

所述的第一电源为0.9v，所述的第二电源为0.45v。该电路采用第一电源和第二电源得到三值输出响应信号，提高电路的稳定性。

所述的第一CNFET管的阈值电压为0.428v，所述的第二CNFET管的阈值电压和所述的第五CNFET管的阈值电压均为0.557v，所述的第三CNFET管的阈值电压和所述的第四CNFET管的阈值电压均为-0.557v。

与现有技术相比，本发明的基于CNFET的三值或非门的优点在于通过第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管和第五CNFET管来构建三值或非门，第三CNFET管和第四CNFET管均为P型CNFET管，第一CNFET管、第二CNFET管和第五CNFET管均为N型CNFET管；第一CNFET管的栅极和第四CNFET管的源极均接入第一电源，第一CNFET管的漏极接入第二电源，第二电源是第一电源的一半；第二CNFET管的栅极和第三CNFET管的栅极连接且其连接端为三值或非门的第一输入端；第四CNFET管的栅极和第五CNFET管的栅极连接且其连接端为三值或非门的第二输入端；第二CNFET管的源极和第五CNFET管的源极均接地，第二CNFET管的漏极、第三CNFET管的漏极、第一CNFET管的源极和第五CNFET管的漏极连接且其连接端为三值或非门的输出端；第三CNFET管的源极和第四CNFET管的漏极连接，当第一输入信号和第二输入信号中有一个为高电平或全部为高电平(第一电源)时，第二CNFET管和第五CNFET管中有一个导通或全部导通，三值或非门的输出端放电到0，输出逻辑值0；当第一输入信号和第二输入信号有一个为中间电平(等于第二电源)，另一个为低电平0时，第二CNFET管和第五CNFET管均截止，第三CNFET管和第四CNFET管中只有一个导通，故三值或非门的输出端通过第一CNFET管充电到第二电源输出逻辑值1；当第一输入信号和第二输入信号全为中间电平(第二电源)时，第三CNFET管、第四CNFET管、第二CNFET管和第五CNFET管均截止，三值或非门的输出端同样输出逻辑值1；当第一输入信号和第二输入信号均为低电平0时，第二CNFET管和第五CNFET管截止，第三CNFET管和第四CNFET管导通，三值或非门的输出端通过第三CNFET管和第四CNFET管充电到第一电源，输出逻辑值2，具有正确的逻辑功能，并且采用五个CNFET管实现，电路结构简单，功耗较低，延时较小。

本发明所要解决的技术问题之二是提供一种功耗较低，延时较小，封装后管脚数目较少的基于CNFET的三值1-3线地址译码器。

本发明解决上述技术问题之二所采用的技术方案为：一种基于CNFET的三值1-3线地址译码器，包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管和第十一CNFET管；所述的第三CNFET管、所述的第四CNFET管、所述的第七CNFET管、所述的第八CNFET管和所述的第十CNFET管均为P型CNFET管，所述的第一CNFET管、所述的第二CNFET管、所述的第五CNFET管、所述的第六CNFET管、所述的第九CNFET管和所述的第十一CNFET管均为N型CNFET管；所述的第一CNFET管的栅极、所述的第四CNFET管的源极、所述的第七CNFET管的源极、所述的第八CNFET管的源极和所述的第十CNFET管的源极均接入第一电源，所述的第一CNFET管的漏极接入第二电源，所述的第二电源是所述的第一电源的一半；所述的第八CNFET管的栅极、所述的第九CNFET管的栅极、所述的第十CNFET管的栅极和所述的第十一CNFET管的栅极连接且其连接端为所述的三值1-3线地址译码器的输入端；所述的第二CNFET管的栅极、所述的第三CNFET管的栅极、所述的第八CNFET管的漏极和所述的第九CNFET管的漏极连接且其连接端为所述的三值1-3线地址译码器的第一输出端；所述的第二CNFET管的源极、所述的第五CNFET管的源极、所述的第六CNFET管的源极、所述的第九CNFET管的源极和所述的第十一CNFET管的源极均接地；所述的第六CNFET管的栅极、所述的第七CNFET管的栅极、所述的第十CNFET管的漏极和所述的第十一CNFET管的漏极连接，所述的第四CNFET管的栅极、所述的第五CNFET管的栅极、所述的第六CNFET管的漏极和所述的第七CNFET管的漏极连接且其连接端为所述的三值1-3线地址译码器的第三输出端；所述的第一CNFET管的源极、所述的第二CNFET管的漏极、所述的第三CNFET管的漏极和所述的第五CNFET管的漏极连接且其连接端为所述的三值1-3线地址译码器的第二输出端；所述的第三CNFET管的源极和所述的第四CNFET管的漏极连接。

所述的第一CNFET管的管径为1.018nm，所述的第二CNFET管的管径、所述的第三CNFET管的管径、所述的第四CNFET管的管径、所述的第五CNFET管的管径、所述的第七CNFET管的管径、所述的第八CNFET管的管径和所述的第十一CNFET管的管径均为0.783nm，所述的第六CNFET管的管径和所述的第九CNFET管的管径均为1.487nm，所述的第十CNFET管的管径为1.488nm。该电路可以利用更低的电源电压来驱动电路，进一步降低功耗和延时。

所述的第一电源为0.9v，所述的第二电源为0.45v。该电路采用第一电源和第二电源得到三值输出响应信号，提高电路的稳定性。

所述的第一CNFET管的阈值电压为0.428v，所述的第二CNFET管的阈值电压和所述的第五CNFET管的阈值电压均为0.557v，所述的第三CNFET管的阈值电压和所述的第四CNFET管的阈值电压均为-0.557v，所述的第六CNFET管的阈值电压和所述的第九CNFET管的阈值电压均为0.289v，所述的第七CNFET管的阈值电压和所述的第八CNFET管的阈值电压均为-0.557v，所述的第十CNFET管的阈值电压为-0.289v，所述的第十一CNFET管的阈值电压为0.557v

与现有技术相比，本发明的基于CNFET的三值1-3线地址译码器的优点在于通过第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管和第十一CNFET管构建基于CNFET的三值1-3线地址译码器，第三CNFET管、第四CNFET管、第七CNFET管、第八CNFET管和第十CNFET管均为P型CNFET管，第一CNFET管、第二CNFET管、第五CNFET管、第六CNFET管、第九CNFET管和第十一CNFET管均为N型CNFET管；第一CNFET管的栅极、第四CNFET管的源极、第七CNFET管的源极、第八CNFET管的源极和第十CNFET管的源极均接入第一电源，第一CNFET管的漏极接入第二电源，第二电源是第一电源的一半；第八CNFET管的栅极、第九CNFET管的栅极、第十CNFET管的栅极和第十一CNFET管的栅极连接且其连接端为三值1-3线地址译码器的输入端；第二CNFET管的栅极、第三CNFET管的栅极、第八CNFET管的漏极和第九CNFET管的漏极连接且其连接端为三值1-3线地址译码器的第一输出端；第二CNFET管的源极、第五CNFET管的源极、第六CNFET管的源极、第九CNFET管的源极和第十一CNFET管的源极均接地；第六CNFET管的栅极、第七CNFET管的栅极、第十CNFET管的漏极和第十一CNFET管的漏极连接，第四CNFET管的栅极、第五CNFET管的栅极、第六CNFET管的漏极和第七CNFET管的漏极连接且其连接端为三值1-3线地址译码器的第三输出端；第一CNFET管的源极、第二CNFET管的漏极、第三CNFET管的漏极和第五CNFET管的漏极连接且其连接端为三值1-3线地址译码器的第二输出端；第三CNFET管的源极和第四CNFET管的漏极连接；本发明的三值1-3线地址译码器与现有的2-4线地址译码器输出端相差不大，输入端数目有明显减少，本发明的三值1-3线地址译码器可减少封装后的端口数目，提高译码效率，并且通过十一个CNFET管实现，功耗较低，延时较小。

附图说明

图1为本发明的基于CNFET的三值或非门的电路图；

图2为本发明的基于CNFET的三值或非门的符号图；

图3为本发明的基于CNFET的三值或非门的仿真图；

图4为本发明的基于CNFET的三值1-3线地址译码器的电路图；

图5为本发明的基于CNFET的三值1-3线地址译码器的仿真波形图。

具体实施方式

本发明公开了一种基于CNFET的三值或非门以下结合附图实施例对本发明的基于CNFET的三值或非门作进一步详细描述。

实施例一：如图1和图3所示，一种基于CNFET的三值或非门，包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4和第五CNFET管T5；第三CNFET管T3和第四CNFET管T4均为P型CNFET管，第一CNFET管T1、第二CNFET管T2和第五CNFET管T5均为N型CNFET管；第一CNFET管T1的栅极和第四CNFET管T4的源极均接入第一电源Vdd，第一CNFET管T1的漏极接入第二电源Vdd1，第二电源Vdd1是第一电源Vdd的一半；第二CNFET管T2的栅极和第三CNFET管T3的栅极连接且其连接端为三值或非门的第一输入端；第四CNFET管T4的栅极和第五CNFET管T5的栅极连接且其连接端为三值或非门的第二输入端；第二CNFET管T2的源极和第五CNFET管T5的源极均接地，第二CNFET管T2的漏极、第三CNFET管T3的漏极、第一CNFET管T1的源极和第五CNFET管T5的漏极连接且其连接端为三值或非门的输出端；第三CNFET管T3的源极和第四CNFET管T4的漏极连接。

实施例二：如图1和图3所示，一种基于CNFET的三值或非门，包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4和第五CNFET管T5；第三CNFET管T3和第四CNFET管T4均为P型CNFET管，第一CNFET管T1、第二CNFET管T2和第五CNFET管T5均为N型CNFET管；第一CNFET管T1的栅极和第四CNFET管T4的源极均接入第一电源Vdd，第一CNFET管T1的漏极接入第二电源Vdd1，第二电源Vdd1是第一电源Vdd的一半；第二CNFET管T2的栅极和第三CNFET管T3的栅极连接且其连接端为三值或非门的第一输入端；第四CNFET管T4的栅极和第五CNFET管T5的栅极连接且其连接端为三值或非门的第二输入端；第二CNFET管T2的源极和第五CNFET管T5的源极均接地，第二CNFET管T2的漏极、第三CNFET管T3的漏极、第一CNFET管T1的源极和第五CNFET管T5的漏极连接且其连接端为三值或非门的输出端；第三CNFET管T3的源极和第四CNFET管T4的漏极连接。

本实施例中，第一CNFET管T1的管径为1.018nm，第二CNFET管T2的管径、第三CNFET管T3的管径、第四CNFET管T4的管径和第五CNFET管T5的管径均为0.783nm。

实施例三：如图1和图3所示，一种基于CNFET的三值或非门，包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4和第五CNFET管T5；第三CNFET管T3和第四CNFET管T4均为P型CNFET管，第一CNFET管T1、第二CNFET管T2和第五CNFET管T5均为N型CNFET管；第一CNFET管T1的栅极和第四CNFET管T4的源极均接入第一电源Vdd，第一CNFET管T1的漏极接入第二电源Vdd1，第二电源Vdd1是第一电源Vdd的一半；第二CNFET管T2的栅极和第三CNFET管T3的栅极连接且其连接端为三值或非门的第一输入端；第四CNFET管T4的栅极和第五CNFET管T5的栅极连接且其连接端为三值或非门的第二输入端；第二CNFET管T2的源极和第五CNFET管T5的源极均接地，第二CNFET管T2的漏极、第三CNFET管T3的漏极、第一CNFET管T1的源极和第五CNFET管T5的漏极连接且其连接端为三值或非门的输出端；第三CNFET管T3的源极和第四CNFET管T4的漏极连接。

本实施例中，第一CNFET管T1的管径为1.018nm，第二CNFET管T2的管径、第三CNFET管T3的管径、第四CNFET管T4的管径和第五CNFET管T5的管径均为0.783nm。

本实施例中，第一电源Vdd为0.9v，第二电源Vdd1为0.45v。

本实施例中，第一CNFET管T1的阈值电压为0.428v，第二CNFET管T2的阈值电压和第五CNFET管T5的阈值电压均为0.557v，第三CNFET管T3的阈值电压和第四CNFET管T4的阈值电压均为-0.557v。

本发明的基于CNFET的三值或非门的工作原理为：第一输入端接入第一输入信号A，第二输入端接入第二输入信号B，当第一输入信号A和第二输入信号B中有一个为高电平或全部为高电平(等于Vdd)时，第二CNFET管T2和第五CNFET管T5中有一个导通或全部导通，三值或非门的输出端OUT放电到0，输出逻辑值0；当第一输入信号A和第二输入信号B有一个为中间电平(等于Vddl)，另一个为低电平0时，第二CNFET管T2和第五CNFET管T5均截止，第三CNFET管T3和第四CNFET管T4中只有一个导通，故三值或非门的输出端OUT通过第一CNFET管T1充电到Vddl输出逻辑值1；当第一输入信号A和第二输入信号B全为中间电平Vddl时，第三CNFET管T3、第四CNFET管T4、第二CNFET管T2和第五CNFET管T5均截止，三值或非门的输出端OUT同样输出逻辑值1；当第一输入信号A和第二输入信号B均为低电平0时，第二CNFET管T2和第五CNFET管T5截止，第三CNFET管T3和第四CNFET管T4导通，三值或非门的输出端OUT通过第三CNFET管T3和第四CNFET管T4充电到Vdd，输出逻辑值2。

本发明的基于CNFET的三值或非门的HSPICE仿真波形如图3所示，分析图3可知，本发明的基于CNFET的三值或非门的仿真波形与理论分析完全一致，逻辑功能完全正确。

本发明还公开了一种基于CNFET的三值1-3线地址译码器，以下结合附图实施例对本发明的基于CNFET的三值1-3线地址译码器作进一步详细描述。

实施例一：如图4所示，一种基于CNFET的三值1-3线地址译码器，包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9、第十CNFET管T10和第十一CNFET管T11；第三CNFET管T3、第四CNFET管T4、第七CNFET管T7、第八CNFET管T8和第十CNFET管T10均为P型CNFET管，第一CNFET管T1、第二CNFET管T2、第五CNFET管T5、第六CNFET管T6、第九CNFET管T9和第十一CNFET管T11均为N型CNFET管；第一CNFET管T1的栅极、第四CNFET管T4的源极、第七CNFET管T7的源极、第八CNFET管T8的源极和第十CNFET管T10的源极均接入第一电源Vdd，第一CNFET管T1的漏极接入第二电源Vdd1，第二电源Vdd1是第一电源Vdd的一半；第八CNFET管T8的栅极、第九CNFET管T9的栅极、第十CNFET管T10的栅极和第十一CNFET管T11的栅极连接且其连接端为三值1-3线地址译码器的输入端；第二CNFET管T2的栅极、第三CNFET管T3的栅极、第八CNFET管T8的漏极和第九CNFET管T9的漏极连接且其连接端为三值1-3线地址译码器的第一输出端；第二CNFET管T2的源极、第五CNFET管T5的源极、第六CNFET管T6的源极、第九CNFET管T9的源极和第十一CNFET管T11的源极均接地；第六CNFET管T6的栅极、第七CNFET管T7的栅极、第十CNFET管T10的漏极和第十一CNFET管T11的漏极连接，第四CNFET管T4的栅极、第五CNFET管T5的栅极、第六CNFET管T6的漏极和第七CNFET管T7的漏极连接且其连接端为三值1-3线地址译码器的第三输出端；第一CNFET管T1的源极、第二CNFET管T2的漏极、第三CNFET管T3的漏极和第五CNFET管T5的漏极连接且其连接端为三值1-3线地址译码器的第二输出端；第三CNFET管T3的源极和第四CNFET管T4的漏极连接。

实施例二：如图4所示，一种基于CNFET的三值1-3线地址译码器，包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9、第十CNFET管T10和第十一CNFET管T11；第三CNFET管T3、第四CNFET管T4、第七CNFET管T7、第八CNFET管T8和第十CNFET管T10均为P型CNFET管，第一CNFET管T1、第二CNFET管T2、第五CNFET管T5、第六CNFET管T6、第九CNFET管T9和第十一CNFET管T11均为N型CNFET管；第一CNFET管T1的栅极、第四CNFET管T4的源极、第七CNFET管T7的源极、第八CNFET管T8的源极和第十CNFET管T10的源极均接入第一电源Vdd，第一CNFET管T1的漏极接入第二电源Vdd1，第二电源Vdd1是第一电源Vdd的一半；第八CNFET管T8的栅极、第九CNFET管T9的栅极、第十CNFET管T10的栅极和第十一CNFET管T11的栅极连接且其连接端为三值1-3线地址译码器的输入端；第二CNFET管T2的栅极、第三CNFET管T3的栅极、第八CNFET管T8的漏极和第九CNFET管T9的漏极连接且其连接端为三值1-3线地址译码器的第一输出端；第二CNFET管T2的源极、第五CNFET管T5的源极、第六CNFET管T6的源极、第九CNFET管T9的源极和第十一CNFET管T11的源极均接地；第六CNFET管T6的栅极、第七CNFET管T7的栅极、第十CNFET管T10的漏极和第十一CNFET管T11的漏极连接，第四CNFET管T4的栅极、第五CNFET管T5的栅极、第六CNFET管T6的漏极和第七CNFET管T7的漏极连接且其连接端为三值1-3线地址译码器的第三输出端；第一CNFET管T1的源极、第二CNFET管T2的漏极、第三CNFET管T3的漏极和第五CNFET管T5的漏极连接且其连接端为三值1-3线地址译码器的第二输出端；第三CNFET管T3的源极和第四CNFET管T4的漏极连接。

本实施例中，第一CNFET管T1的管径为1.018nm，第二CNFET管T2的管径、第三CNFET管T3的管径、第四CNFET管T4的管径、第五CNFET管T5的管径、第七CNFET管T7的管径、第八CNFET管T8的管径和第十一CNFET管T11的管径均为0.783nm，第六CNFET管T6的管径和第九CNFET管T9的管径均为1.487nm，第十CNFET管T10的管径为1.488nm。

实施例三：如图4所示，一种基于CNFET的三值1-3线地址译码器，包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9、第十CNFET管T10和第十一CNFET管T11；第三CNFET管T3、第四CNFET管T4、第七CNFET管T7、第八CNFET管T8和第十CNFET管T10均为P型CNFET管，第一CNFET管T1、第二CNFET管T2、第五CNFET管T5、第六CNFET管T6、第九CNFET管T9和第十一CNFET管T11均为N型CNFET管；第一CNFET管T1的栅极、第四CNFET管T4的源极、第七CNFET管T7的源极、第八CNFET管T8的源极和第十CNFET管T10的源极均接入第一电源Vdd，第一CNFET管T1的漏极接入第二电源Vdd1，第二电源Vdd1是第一电源Vdd的一半；第八CNFET管T8的栅极、第九CNFET管T9的栅极、第十CNFET管T10的栅极和第十一CNFET管T11的栅极连接且其连接端为三值1-3线地址译码器的输入端；第二CNFET管T2的栅极、第三CNFET管T3的栅极、第八CNFET管T8的漏极和第九CNFET管T9的漏极连接且其连接端为三值1-3线地址译码器的第一输出端；第二CNFET管T2的源极、第五CNFET管T5的源极、第六CNFET管T6的源极、第九CNFET管T9的源极和第十一CNFET管T11的源极均接地；第六CNFET管T6的栅极、第七CNFET管T7的栅极、第十CNFET管T10的漏极和第十一CNFET管T11的漏极连接，第四CNFET管T4的栅极、第五CNFET管T5的栅极、第六CNFET管T6的漏极和第七CNFET管T7的漏极连接且其连接端为三值1-3线地址译码器的第三输出端；第一CNFET管T1的源极、第二CNFET管T2的漏极、第三CNFET管T3的漏极和第五CNFET管T5的漏极连接且其连接端为三值1-3线地址译码器的第二输出端；第三CNFET管T3的源极和第四CNFET管T4的漏极连接。

本实施例中，第一CNFET管T1的管径为1.018nm，第二CNFET管T2的管径、第三CNFET管T3的管径、第四CNFET管T4的管径、第五CNFET管T5的管径、第七CNFET管T7的管径、第八CNFET管T8的管径和第十一CNFET管T11的管径均为0.783nm，第六CNFET管T6的管径和第九CNFET管T9的管径均为1.487nm，第十CNFET管T10的管径为1.488nm。

本实施例中，第一电源Vdd为0.9v，第二电源Vdd1为0.45v。

本实施例中，第一CNFET管T1的阈值电压为0.428v，第二CNFET管T2的阈值电压和第五CNFET管T5的阈值电压均为0.557v，第三CNFET管T3的阈值电压和第四CNFET管T4的阈值电压均为-0.557v，第六CNFET管T6的阈值电压和第九CNFET管T9的阈值电压均为0.289v，第七CNFET管T7的阈值电压和第八CNFET管T8的阈值电压均为-0.557v，第十CNFET管T10的阈值电压为-0.289v，第十一CNFET管T11的阈值电压为0.557v。

采用斯坦福大学32nm标准模型库对本发明的三值1-3线地址译码器进行仿真，验证其逻辑功能并分析功耗和延时。标准模型库考虑了非理想条件下CNT电荷屏蔽效应、寄生效应、源/漏极和栅极的电阻和电容等因素对电路的影响，因此仿真结果精确可靠。仿真过程中CNFET的主要参数如表1所示，采用的电源Vdd＝0.9V和Vddl＝0.45V。本发明的三值1-3线地址译码器的仿真波形图如图5所示。

表1 CNFET模型主要参数

本发明的三值1-3线地址译码器的仿真波形图如图5所示。分析图5可知，当三值1-3线地址译码器的输入端接入的输入信号X为“0”时，只有第一输出端输出为高电平“2”，第二输出端X₁和第三输出端X₂输出均为低电平“0”。而输入信号为“1”或“2”时，只有对应的第二输出端X₁或第三输出端X₂输出为高电平“2”，其余的输出均为低电平“0”。由此，本发明的1-3线地址译码器逻辑功能正确。

当不同两个地址译码器输出端数目相同时，即译码效率相同，则这两个地址译码器可控制SRAM阵列中相同数目的SRAM单元的工作。本发明的三值1-3线地址译码器与现有的2-4线地址译码器输出端相差不大，输入端数目有明显减少，因此本发明的三值1-3线地址译码器可减少封装后的端口数目，提高译码效率。

在地址译码器输出端数目相差不大时，将传统2-4线地址译码器、2-4线块译码器、文献1Novel Design Technique of Address Decoder for SRAM中记载的2-4线二值地址译码器与本发明的三值1-3线地址译码器延时的对比，对比数据如表2所示。

表2三值地址译码器与二值地址译码器延时的对比。

分析表2可知，本发明的三值1-3线地址译码器相比现有的2-4线二值地址译码器延时至少减少71％。因此，本发明的三值1-3线地址译码器延时明显减少，从而可以提高SRAM的性能。