一种短时间间隔调制域测量时序设计方法

摘要

本发明提出了一种短时间间隔调制域测量时序设计方法，包括：测量数据输出时间排列单元、各数据有效串并结构单元、测量有效反馈信号产生单元、运算处理单元；所述测量数据输出时间排列单元将每个测量单元的一次测量中各种参数数据按照时间顺序进行排列，并根据此顺序设计各数据有效串并结构单元；所述各数据有效串并结构单元为每种测量参数的输出的前后关系构建串并流程，选择最后一种测量数据输出的时刻作为一次有效测量流程的结束；所述测量有效反馈信号产生单元，使用反馈信号启动测量单元；所述运算处理单元负责算法的实现、高低闸门两个通道测量的数据无隙整合，通过高速接口读取测量数据，并负责对数据进行最终的运算、处理及显示。

说明书

技术领域

本发明涉及测试技术领域，特别涉及一种短时间间隔调制域测量时序设计方法。

背景技术

在电子测量领域，随着脉冲调制、数字调制、线性调制、捷变频等调制技术的发展和应用推广，其对现代调制域分析仪提出更高的要求。为满足新的需求，现代调制域分析要具备采样间隔更短、分析带宽更大、分辨率更高等测量要求。调制域分析通过对被测信号高速连续无死区测量，精确表征被测信号的瞬态特性，典型测量时序图如图1所示。

图1中，通过原始闸门Tf对被测信号同步后产生同步闸门Ts，使用同步闸门对被测信号计数为Ns，使用高速时基信号在同步闸门Ts内计数测量闸门时间T。这里存在一个问题是，由于时基信号与同步闸门不同步，存在一个±1个标准时基误差。为了提高测量分辨率，还需要对闸门前沿误差和后沿误差进行精密时间测量，因此测量计算如下：

f1＝Ns/(T1+ΔT1-ΔT2)(1)

目前内插误差测量无论是采用模拟内插法、游标法，还是采用数字内插法，有效内插误差测量数据相对闸门后沿有一个固定时间延迟，目前高精度数字延迟逻辑单元测量的数据相对闸门后沿最小有100ns多的固定延迟(也可称为重触发时间)。传统方法中采用闸门高低期间分成两个数据处理通道，在闸门高期间对闸门低期间的时间数据提取，在闸门低期间对闸门高期间的时间数据提取，双通道同时处理数据流，最终的计算结果再整合为一个数据流，一方面可降低数据处理速度，另一方面实现无死区测量。

调制域分析在一个闸门内的产生的数据包括事件计数、时间间隔(时基计数)、前内插(ΔT1)、后内插(ΔT2)，由此可准确计算出相应时间内频率值，其中事件计数、时基计数在闸门后沿到达后直接得到，而内插测量值由于存在的固定延迟差，在闸门沿相应延迟后产生测量结果。以高闸门测量处理为例子，测量结果产生的时序图如图2所示。

图2中，ΔT0为内插测量的固定延迟，由于ΔT0为一个固定值，根据不同内插补偿方法，其时间大小不等，现在最新使用的高精度TDC测量方案，其延迟也在100ns以上。Tg1闸门的时间间隔的测量数据中最后产生的是后沿内差值ΔTg12，因此为了保证测量数据的有效，只能在ΔTg12数据产生后进行测量计算。

一种实现算法是“顺序推延”：若闸门时间大于ΔT0，所有测量数据在闸门低期间都能够出现，因此Tg1闸门时间参数运算“推延”到Tg2期间进行提取，这样可保证每次计算结果的正确性。这种方法的缺点是依据闸门启动数据流运算，每次运算的时间是闸门的二倍，如果闸门时间很大，其测量一次结果的时间就会非常长，效率很低，而且闸门受ΔT0限制。

还有一种方法是根据ΔT0的大小直接在紧邻闸门后延迟相应时间，然后启动数据运算流程。该方法在闸门较大时，可极大缩短一次测量处理时间，效率得到极大提高。但由于延迟时间的确定还是以低闸门作为时间参考，因此闸门的大小必须大于ΔT0才能满足ΔT0延迟时间的处理，也就是说ΔT0限制了闸门设计不能小于ΔT0。而且实际电路的存在一定的时间误差，实际的测试中ΔT0值根据重触发的时间大小会有一个小范围的波动，因此延迟时间设置要比ΔT0大一些，也进一步增加一次测量时间。

因此根据低闸门期间处理高闸门通道数据、高闸门期间处理低闸门通道数据的方法，现代技术方案对于调制域分析，时间间隔被限制在100ns以上，甚至更高，也制约了调制域分析短时间间隔对捷变频、线性变频测量的需求。

发明内容

为解决上述现有技术中的不足，本发明提出一种短时间间隔调制域测量时序设计方法。

本发明的技术方案是这样实现的：

一种短时间间隔调制域测量时序设计方法，包括：测量数据输出时间排列单元、各数据有效串并结构单元、测量有效反馈信号产生单元、运算处理单元；

所述测量数据输出时间排列单元将每个测量单元的一次测量中各种参数数据按照时间顺序进行排列，并根据此顺序设计各数据有效串并结构单元；

所述各数据有效串并结构单元为每种测量参数的输出的前后关系构建串并流程，选择最后一种测量数据输出的时刻作为一次有效测量流程的结束；

所述测量有效反馈信号产生单元，使用反馈信号启动测量单元；

所述运算处理单元负责算法的实现、高低闸门两个通道测量的数据无隙整合，通过高速接口读取测量数据，并负责对数据进行最终的运算、处理及显示。

该方法的测量机制为：

在一次测量时间中每种参数更新提供一种有效标志，更新失败产生数据失效标志，在串行流程中产生一次数据失效标志，本次测量摒弃，开始下次测量；串行关系流程中前一级使能后一级的数据判断，依次类推；并行流程中有一个判断出失效就判断并行流程失效；只有串联的最后一种数据判断产生有效标志才能使能本次测量运算处理；整个过程完成一次数据有效反馈机制，数据标志作为有效使能运算的开始，一次测量结果有效就立刻运算处理；同时，测量运算启动和所有参数数据的有效到达绑定一起。

可选地，所述测量机制中，闸门的前内插和后内插测量采用分别处理方式，即闸门的前内插都是由一个测量单元完成，闸门的后内插都是由另一个独立的测量单元完成。

本发明的有益效果是：

(1)时序简化，成本低，无需额外电路设计，易用于用可编程器实现；

(2)对于拥有本发明测量反馈机制的专用器件，可直接使用发明的方法达到优化时序，提高效率的目的；

(3)本发明的方法可用于相类似的无死区数据流提取流程中，通用性较强。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中典型的无死区测量时序图；

图2为现有技术中高闸门测量数据流处理流程图；

图3为本发明的一种短时间间隔调制域测量时序设计方法的原理图；

图4为本发明设计方法的有效数据输出时间图；

图5为本发明的串并流程图；

图6为应用本发明的测量机制的数据处理流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

现有技术的短时间间隔测量时序处理受闸门大小的限制，一次测量时间长，效率低。

本发明提出了一种有效测量数据输出反馈机制，舍弃传统的以时间闸门高低期间处理数据的方法，摆脱闸门的时间限制，进一步缩短调制域分析的时间间隔，对于闸门时间较长时可大幅度缩减一次测量时间，提高了数据处理流程效率。

现有技术对时间间隔测量数据的提取是在闸门的某个区间完成，默认所有数据在此期间都是有效更新，因此无法避免某个测量参数更新失败的危险，而导致本次测量错误。

本发明根据一个闸门内时间和计数等测量数据输出的时间排列，每种测量参数的输出的前后关系构建串并流程，选择最后一种测量数据输出的时刻作为一次有效测量流程的结束，可最佳提取准确测量数据，得到最终结果，本发明可排除任何一次无效测量，时序处理效率提高50％以上。

下面结合说明书附图对本发明的设计方法进行详细说明。

本发明提出了一种短时间间隔调制域测量时序设计方法，如图3所示，包括：测量数据输出时间排列单元、测量数据有效串并结构单元、测量有效反馈信号产生单元、运算处理单元。

测量数据输出时间排列单元是将每个测量单元的一次测量中各种参数数据按照时间顺序进行排列，并根据此顺序设计测量数据有效串并结构单元。

测量数据有效串并结构单元为每种测量参数的输出前后关系构建串并流程，选择最后一种测量数据输出的时刻作为一次有效测量流程的结束，可最佳提取准确测量数据，得到最终结果，可排除任何一次无效测量，时序处理效率提高50％以上。

测量数据有效串并结构单元中每级逻辑信号产生失败会重新下次测量，只有所有测量参数的数据满足有效才进行产生测量有效反馈信号，然后使能运算处理单元，产生测量结果，以上均可由可编程逻辑芯片实现。

测量有效反馈信号产生单元使用反馈信号启动测量运算单元，舍弃传统的以时间闸门高低期间处理数据的方法，摆脱闸门的时间限制，进一步缩短调制域分析的时间间隔，对于闸门时间较长时可大幅度缩减一次测量时间，提高了数据处理流程效率。

运算处理单元负责算法的实现、高低闸门两个通道测量的数据无隙整合，通过高速接口读取测量数据，并负责对数据进行最终的运算、处理及显示。

图3中，输入到测量数据输出时间排列单元的测量N1、N2、N3…为高闸门测量的次数，运算处理单元输出的D1、D2、D3…为相应的次数产生最终的测量结果。下面结合具体的时序图对本发明的测量机制进行说明。

在调制域测量中，时间间隔各种参数数据的输出相对闸门前沿和后沿的时刻是基本不变的，由图2所示的高闸门测量数据流处理流程图构建出每个参数数据输出的反馈信号标志，得到如图4所示的有效数据输出时间图。

从图4可以看出，闸门Tg1的测量数据共有四个，分别为D11、D12、Dt、Ds，其中Dt、Ds为同一时间输出，因此串并流程如图5所示。

如图5所示，在一次测量时间中每种参数更新提供一种有效标志，更新失败产生数据失效标志，在串行流程中产生一次数据失效标志，本次测量摒弃，开始下次测量。串行关系流程中前一级使能后一级的数据判断，依次类推；并行流程中有一个判断出失效就判断并行流程失效。只有串联的最后一种数据判断产生有效标志才能使能本次测量运算处理。整个过程完成一次数据有效反馈机制，数据标志作为有效使能运算的开始，规避了因闸门时间的限制而产生数据处理时间浪费，一次测量结果有效就立刻运算处理，无需等待时间，效率大大提高。同时因为测量运算启动和所有参数数据的有效到达绑定一起，可避免某个测量结果无效导致的本次测量错误，提高数据分析的稳定性。

把本发明的测量机制应用于图2中，新的数据处理流程如图6所示：

闸门Tg1时间，闸门测量数据最后输出的是ΔTg12，在此时刻产生数据有效标志，进而启动本次测量的运算处理，从而使数据出流程的时间基准从闸门时间摆脱出来，只跟本次测量数据有关。这样闸门大小设置可以设置更小，调制域分析的最小时间间隔可进一步缩短。

由于闸门的前内插和后内插测量采用分别处理方式，即闸门的前内插都是由一个测量单元完成，闸门的后内插都是由另一个独立的测量单元完成，由测量单元本身产生的ΔT0在两路通道中影响减半。因此只要保证2Tg＞ΔT0，可满足每个独立的测量单元都能够正确测量前后内插数值。这样，调制域分析的最小时间间隔只要满足Tg＞ΔT0/2，这种数据处理流程可正确实现所有的测量运算，并且不会丢失数据。

如果测量单元的重触发时间为100ns，即ΔT0为100ns，Tg最小设置为55ns，相较现有技术方案，调制域分析的时间间隔减小了一倍。

本发明仅以高闸门测量为例进行了阐述，低闸门与此方法相同，此处不做阐述。

本发明具有以下优点：

(1)、实现结构简单，测量运算处理流程上只需要提供有效反馈信号，即可实现时序上优化，缩减数据处理时间，提高效率，大幅简化了时序的设计难度和复杂度。

(2)、根据各参数数据的输出的串并结构，提供每种数据的有效标志，并进行级联驱动，可避免测量中某个参数失效导致测量错误，提高了测量结果的准确性。

(3)、串并结构级联产生的测量机制是建立在所有测量结果的基础上，摒弃了以闸门时间作为数据提取的基准的方法，避免受闸门大小的限制，可测量的最小时间闸门是重触发时间的一半，大大提高短时间间隔调制域分析的能力。

(4)、根据本发明的教导，以此类推，更多的数据类型的提取可用此方法，产生有效反馈信号，可满足相类似的无隙连续数据的提取流程设计，扩展性强。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。