混合单端和差分感测的混合磁阻只读存储器(MRAM)高速缓存

摘要

混合高速缓存架构使用磁阻随机存取存储器(MRAM)高速缓存但具有两种不同类型的位单元感测。一种类型的位单元感测是单端的而另一种类型的位单元感测是差分的。结果是均匀的位单元阵列但不均匀的感测放大器配置。

说明书

公开领域

本公开的诸方面一般涉及存储器，尤其涉及混合磁阻随机存取存储器(MRAM)高速缓存。

背景

存在在用于计算环境的高速缓存中使用的若干不同类型的存储器设备和/或系统，其各自具有其自身的优势和劣势。基于静态随机存取存储器(SRAM)的高速缓存通常用于其中存取速度和低功率是考虑因素的应用中。磁阻随机存取存储器(MRAM)通常用于其中高位单元密度是有利的应用中。例如，基于磁阻随机存取存储器(MRAM)的高速缓存可提供比基于静态随机存取存储器(SRAM)的高速缓存大大约四倍的容量。然而，基于磁阻随机存取存储器(MRAM)的高速缓存往往比基于静态随机存取存储器(SRAM)的高速缓存更慢。

已经提出在混合高速缓存架构中实现基于磁阻随机存取存储器(MRAM)的高速缓与基于静态随机存取存储器(SRAM)的高速缓存之间的折衷。所提出的混合高速缓存架构将包括基于静态随机存取存储器(SRAM)的高速缓存区和基于磁阻随机存取存储器(MRAM)的高速缓存区两者。然而，该办法是难以实现的，因为静态随机存取存储器(SRAM)位单元和磁阻随机存取存储器(MRAM)位单元是不同大小的。

因此，需要用于实现混合高速缓存架构的改善型装置和方法。

概述

本文描述的技术的示例实现涉及用于混合高速缓存架构的装置、系统、方法和计算机可读介质，该混合高速缓存架构仅使用基于磁阻随机存取存储器(MRAM)的高速缓存但具有两种不同类型的位单元感测。一种类型的位单元感测是单端的而另一种类型的位单元感测是差分的。结果是均匀的位单元阵列但不均匀的感测放大器配置。

在一个或多个实现中，一种装置包括混合高速缓存架构。该混合高速缓存架构包括磁阻随机存取存储器位单元阵列。磁阻随机存取存储器位单元阵列包括第一多个磁阻随机存取存储器位单元和耦合至第一多个磁阻随机存取存储器位单元的第二多个磁阻随机存取存储器位单元。磁阻随机存取存储器位单元阵列还包括多个感测放大器。多个感测放大器包括差分感测放大器和单端感测放大器。第一多个磁阻随机存取存储器位单元中的至少一个磁阻随机存取存储器位单元耦合至单端感测放大器。第二多个磁阻随机存取存储器位单元中的至少两个磁阻随机存取存储器位单元耦合至差分感测放大器。

在一个或多个实现中，磁阻随机存取存储器位单元阵列是均匀的，而多个感测放大器的配置是不均匀的。磁阻随机存取存储器位单元阵列可以是自旋力矩转移磁阻随机存取存储器位单元阵列和/或翻转磁阻随机存取存储器位单元阵列。

在一个或多个实现中，单端感测放大器耦合至参考单元。在一个或多个实现中，磁阻随机存取存储器位单元阵列中具有耦合至单端感测放大器的第一多个磁阻随机存取存储器位单元的部分可能慢于磁阻随机存取存储器位单元阵列中具有耦合至差分感测放大器的第二多个磁阻随机存取存储器位单元的部分。单端放大器耦合至参考单元。

在一个或多个实现中，磁阻随机存取存储器位单元阵列是自旋力矩转移磁阻随机存取存储器位单元阵列和翻转磁阻随机存取存储器位单元阵列中的至少一者。

在一个或多个实现中，混合高速缓存架构可集成到至少一个半导体管芯中。在一个或多个实现中，混合高速缓存架构可在一设备中实现，该设备诸如机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、计算机等等。

在一个或多个实现中，一种用于制造混合高速缓存架构的方法。该方法通过提供用于混合高速缓存架构的磁阻随机存取存储器位单元阵列来操作。提供用于混合高速缓存架构的磁阻随机存取存储器位单元阵列包括提供第一多个磁阻随机存取存储器位单元，提供第二多个磁阻随机存取存储器位单元，以及将第一多个磁阻随机存取存储器位单元耦合至第二多个磁阻随机存取存储器位单元。该方法进一步通过提供差分感测放大器和单端感测放大器来操作。该方法进一步通过将第一多个磁阻随机存取存储器位单元中的至少一个磁阻随机存取存储器位单元耦合至单端感测放大器并将第二多个磁阻随机存取存储器位单元中的至少两个磁阻随机存取存储器位单元耦合至差分感测放大器来操作。

在一个或多个实现中，一种装置包括混合高速缓存架构。该混合高速缓存架构包括磁阻随机存取存储器位单元阵列。磁阻随机存取存储器位单元阵列包括第一多个磁阻随机存取存储器位单元和耦合至第一多个磁阻随机存取存储器位单元的第二多个磁阻随机存取存储器位单元。磁阻随机存取存储器位单元阵列包括用于以差分方式感测第二多个磁阻随机存取存储器位单元中的至少两个磁阻随机存取存储器位单元的装置。磁阻随机存取存储器位单元阵列还包括用于以单端方式感测第一多个磁阻随机存取存储器位单元中的至少一个磁阻随机存取存储器位单元的装置。

在一个或多个实现中，一种用于制造混合高速缓存架构的方法包括用于提供磁阻随机存取存储器位单元阵列的步骤。用于提供磁阻随机存取存储器位单元阵列的步骤包括用于在混合高速缓存架构中提供第一多个磁阻随机存取存储器位单元和第二多个磁阻随机存取存储器位单元的步骤。该方法包括用于将第一多个磁阻随机存取存储器位单元耦合至第二多个磁阻随机存取存储器位单元的步骤和用于提供差分感测放大器和单端感测放大器的步骤。该方法包括用于将第一多个磁阻随机存取存储器位单元中的至少一个磁阻随机存取存储器位单元耦合至单端感测放大器并将第二多个磁阻随机存取存储器位单元中的至少两个磁阻随机存取存储器位单元耦合至差分感测放大器的步骤。

一种可以是非瞬态的计算机可读介质可实现本文描述的方法中的一种或多种方法。并且，可在有线或无线设备中实现该混合高速缓存架构。

以上是与本文所描述的一个或多个实现相关的简化概述。如此，该概述既不应被视为与所有构想的方面和/或实现相关的详尽纵览，该概述也不应被认为标识与所有构想的方面和/或实现相关的关键性或决定性要素或描绘与任何特定方面和/或实现相关联的范围。相应地，该概述仅有的目的是在以下给出的详细描述之前以简化形式呈现与本文所公开的机制相关的一个或多个方面和/或实现有关的某些概念。

附图简述

给出附图以帮助对本文所描述的技术进行描述，且提供附图仅用于解说实现而非对实现进行限定。

图1是根据本文描述的技术的一个或多个实现的两个磁阻随机存取存储器(MRAM)位单元的差分感测的示意图。

图2是根据本文描述的技术的一个或多个实现的两个磁阻随机存取存储器(MRAM)位单元的单端感测的示意图。

图3是根据本文描述的技术的一个或多个实现的混合高速缓存架构的示意图。

图4是根据本文描述的技术的一个或多个实现的制造混合高速缓存架构的方法的流程图。

图5是根据本文所描述的实现的其中可部署本文所公开的技术的无线网络。

详细描述

一般而言，本文公开的主题内容涉及用于实现混合高速缓存架构的系统、方法、装置和计算机可读介质。混合高速缓存架构仅使用磁阻随机存取存储器(MRAM)位单元但具有两种不同的感测方案，一种针对慢高速缓存区而一种针对快高速缓存区。具有普通单端感测的位单元形成较慢、但较密集的高速缓存区。具有差分感测的位单元形成较快的高速缓存区。即使磁阻随机存取存储器(MRAM)位单元阵列是均匀的情况下，单端相对差分感测提供了不均匀的感测放大器配置。

图1是根据本文描述的技术的一个或多个实现的差分感测电路系统100的示意图。所解说的电路系统100包括磁阻随机存取存储器(MRAM)位单元102和磁阻随机存取存储器(MRAM)位单元104。

所解说的磁阻随机存取存储器(MRAM)位单元102包括金属氧化物半导体(MOS)晶体管106和磁性隧道结(MTJ)108。金属氧化物半导体(MOS)晶体管106包括源极110、漏极112和栅极114。

所解说的磁阻随机存取存储器(MRAM)位单元104包括金属氧化物半导体(MOS)晶体管116和磁性隧道结(MTJ)118。金属氧化物半导体(MOS)晶体管116包括源极120、漏极122和栅极124。差分感测电路系统100还包括差分感测放大器126，其可被配置成差分地感测磁阻随机存取存储器(MRAM)位单元102和磁阻随机存取存储器(MRAM)位单元104。

在一个或多个实现中，磁性隧道结(MTJ)108具有由薄绝缘体分开的两个磁性材料层。一个磁性层的磁化方向是固定的而另一个磁性层的磁化方向是自由的，即，磁化方向可通过将电压或电流施加于磁性隧道结(MTJ)108来改变。当固定层和自由层的磁化方向相反或反平行时，磁性隧道结(MTJ)108具有比当固定层和自由层的磁化方向平行时更高的电阻。

可通过将小的读电流施加于磁性隧道结(MTJ)108来测量磁性隧道结(MTJ)108的电阻。磁性隧道结(MTJ)108可在一个磁状态中表示数字“0”而在另一个磁状态中表示数字“1”。正是以这种方式，磁性隧道结(MTJ)108可被用作存储器元件。

在一个或多个实现中，磁性隧道结(MTJ)118类似于磁性隧道结(MTJ)108地操作。例如，磁性隧道结(MTJ)118也具有由薄绝缘体分开的两个磁性材料层。一个磁性层的磁化方向是固定的，而另一个磁性层的磁化方向可通过将电压或电流施加于磁性隧道结(MTJ)118来改变。当固定层和自由层的磁化方向相反或反平行时，磁性隧道结(MTJ)118具有比当固定层和自由层的磁化方向平行时更高的电阻。

可通过将小的读电流施加于磁性隧道结(MTJ)118来测量磁性隧道结(MTJ)118的电阻。磁性隧道结(MTJ)118可在一个磁状态中表示数字“0”而在另一个磁状态中表示数字“1”。正是以这种方式，磁性隧道结(MTJ)118同样可被用作存储器元件。

通过测量磁性隧道结(MTJ)108的电阻来完成对磁阻随机存取存储器(MRAM)位单元102的极化状态的读取。可通过向金属氧化物半导体(MOS)晶体管106供电来选择磁阻随机存取存储器(MRAM)位单元102，该供电将电流从位线(未示出)通过磁性隧道结(MTJ)108切换至源线110。如果磁性隧道结(MTJ)108的磁化状态是反平行的，则差分感测放大器126感测来自磁阻随机存取存储器(MRAM)位单元102的反平行电流I_AP。

通过测量磁性隧道结(MTJ)118的电阻来完成磁阻随机存取存储器(MRAM)位单元104的极化状态的读取。可通过向金属氧化物半导体(MOS)晶体管116供电来选择磁阻随机存取存储器(MRAM)位单元104，该供电将电流从位线(未示出)通过磁性隧道结(MTJ)118切换至源极120。如果磁性隧道结(MTJ)118的磁化状态是反平行的，则差分感测放大器126感测来自磁阻随机存取存储器(MRAM)位单元104的平行电流I_P。

出于解释目的，假设磁性隧道结(MTJ)108的磁化状态是平行的且磁阻随机存取存储器(MRAM)位单元102存储“0”。进一步假设磁性隧道结(MTJ)118的磁化状态是反平行的且磁阻随机存取存储器(MRAM)位单元104存储“1”。在一个或多个实现中，在差分感测方案中，差分感测放大器126感测来自磁阻随机存取存储器(MRAM)位单元102的“平行”电流I_P和来自磁阻随机存取存储器(MRAM)位单元104的“反平行”电流I_AP。差分感测放大器126随后比较这两个电流并取决于来自磁阻随机存取存储器(MRAM)位单元102的“平行”电流I_P与来自磁阻随机存取存储器(MRAM)位单元104的“反平行”电流I_AP之差而输出数据“0”或数据“1”。

常规地，磁阻随机存取存储器(MRAM)位单元被安排在数百或数千个位单元的矩阵中。写入线(未示出)横跨磁阻随机存取存储器(MRAM)位单元。在“写”操作期间，电流脉冲可被用于对特定的磁阻随机存取存储器(MRAM)位单元进行编程。在“读”操作期间，用于磁阻随机存取存储器(MRAM)位单元的绝缘晶体管被导通以偏置磁性隧道结(MTJ)并且结果所得的电流(即，来自磁性隧道结(MTJ)的电流和参考电流)彼此比较以确定磁性隧道结(MTJ)的电阻是低还是高(例如，磁性隧道结(MTJ)被编程为逻辑“0”或逻辑“1”)。

图2是常规操作的单端感测电路系统200的示意图。所解说的单端感测电路系统200包括磁阻随机存取存储器(MRAM)位单元202和参考单元204。所解说的磁阻随机存取存储器(MRAM)位单元202包括金属氧化物半导体(MOS)晶体管206和磁性隧道结(MTJ)208。金属氧化物半导体(MOS)晶体管206包括源极210、漏极212和栅极214。单端感测电路系统200还包括单端感测放大器226。

单端感测放大器226将来自磁性隧道结(MTJ)208的电流(I_AP或I_P)与来自参考单元204的电流(I_REF)作比较以确定在磁性隧道结(MTJ)208中存储数据位“0”(数据“0”)还是数据位“1”(数据“1”)。参考电流(I_REF)等于(I_AP)+(I_P)/2。

图3是根据本文描述的技术的一个或多个实现的混合高速缓存架构300的示意图。在所解说的实现中，架构300包括行301和列303的阵列。第一列包括磁阻随机存取存储器(MRAM)位单元302和磁阻随机存取存储器(MRAM)位单元304。第二列包括磁阻随机存取存储器(MRAM)位单元306和磁阻随机存取存储器(MRAM)位单元308。第三列包括磁阻随机存取存储器(MRAM)位单元310和磁阻随机存取存储器(MRAM)位单元312。第四列包括磁阻随机存取存储器(MRAM)位单元314和磁阻随机存取存储器(MRAM)位单元316。第五列包括磁阻随机存取存储器(MRAM)位单元318和磁阻随机存取存储器(MRAM)位单元320。

在所解说的实现中，磁阻随机存取存储器(MRAM)位单元302和304耦合至差分感测放大器322的一个输入，而磁阻随机存取存储器(MRAM)位单元306和308耦合至差分感测放大器322的另一个输入。磁阻随机存取存储器(MRAM)位单元310和312耦合至单端感测放大器324。磁阻随机存取存储器(MRAM)位单元314和316耦合至单端感测放大器326。磁阻随机存取存储器(MRAM)位单元318和320耦合至单端感测放大器328。

磁阻随机存取存储器(MRAM)位单元302、304、306和308连同差分感测放大器322一起形成架构300的差分感测快区332。磁阻随机存取存储器(MRAM)位单元310、312、314、316、318和320连同单端感测放大器324、326和328一起形成架构300的普通感测慢区334。

注意，磁阻随机存取存储器(MRAM)位单元阵列是均匀的，然而感测放大器的配置是不均匀的。即，磁阻随机存取存储器(MRAM)位单元阵列中的每一列可包括相同数目的磁阻随机存取存储器(MRAM)位单元，而与每个感测放大器相关联的可能有不同数目的磁阻随机存取存储器(MRAM)位单元。在所解说的实现中，与感测放大器322相关联的有4个磁阻随机存取存储器(MRAM)位单元302、304、306和308，而与感测放大器324相关联的有2个磁阻随机存取存储器(MRAM)位单元310和312。

在一个或多个实现中，混合高速缓存架构300可在至少一个半导体管芯中实现。另外，在一个或多个实现中，混合高速缓存架构300可在一设备中实现，该设备诸如机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、计算机等等。

图4是根据本文描述的技术的一个或多个实现的用于制造混合高速缓存架构(诸如，混合高速缓存架构300)的方法400的流程图。在框402，方法400提供磁阻随机存取存储器(MRAM)位单元阵列。这可通过提供第一多个磁阻随机存取存储器(MRAM)位单元和第二多个磁阻随机存取存储器(MRAM)位单元并将其彼此耦合来实现。在一个或多个实现中，第一多个磁阻随机存取存储器(MRAM)位单元包括与磁阻随机存取存储器(MRAM)位单元302、304、306和308相关联的那些磁阻随机存取存储器(MRAM)位单元，而第二多个磁阻随机存取存储器(MRAM)位单元包括与磁阻随机存取存储器(MRAM)位单元310、312、314、316、318和320相关联的那些磁阻随机存取存储器(MRAM)位单元。

在框404，方法404提供差分感测放大器和单端感测放大器。在一个或多个实现中，方法404提供差分感测放大器322和单端感测放大器324、326和328。

在框406，方法400将来自第一多个磁阻随机存取存储器(MRAM)位单元的至少一个磁阻随机存取存储器(MRAM)位单元耦合至单端感测放大器并将来自第二多个磁阻随机存取存储器(MRAM)位单元的至少两个磁阻随机存取存储器(MRAM)位单元耦合至差分感测放大器。在一个或多个实现中，方法400将磁阻随机存取存储器(MRAM)位单元310耦合至单端感测放大器324并将磁阻随机存取存储器(MRAM)位单元302和306耦合至差分感测放大器322。

在一个或多个实现中，混合高速缓存架构300可在至少一个半导体管芯中实现。在一个或多个实现中，可使用以下设备来实现方法400：通用处理器、微处理器、微控制器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、控制器、状态机、门选逻辑、分立的硬件组件、或任何其他可执行计算或其他信息操纵的合适实体。处理器可被用于处理信息。处理器可用专用逻辑电路系统来补充或纳入其中。

图5是根据本文所描述的技术的示例实现的宽带无线网络500的框图，其中可实现架构300。宽带无线网络500包括用户设备502和基站504。

在所解说的此实现中，用户设备502包括处理器506、数据源508、发射(TX)数据处理器510、接收(RX)数据处理器512、发射(TX)(多输入多输出(MIMO)处理器514、存储器516、解调器(DEMOD)518、若干收发机520A到520T、和若干天线522A到522T。

在所解说的此实现中，用户设备502包括数据源524、处理器526、接收数据处理器528、发射数据处理器530、存储器532、调制器534、若干收发机536A到536T、若干天线538A到538T、和消息控制模块540。

所解说的用户设备502可包括、被实现为、或被称为用户装备、订户站、订户单元、移动站、移动台、移动节点、远程站、远程终端、用户终端、用户代理、用户设备、或其他某个术语。在一些实现中，用户设备502可以是蜂窝电话、无绳电话、会话发起协议(SIP)电话、无线本地环路(WLL)站、个人数字助理(PDA)、具有无线连接能力的手持式设备、或连接到无线调制解调器的其他某种合适的处理设备。相应地，本文中所教导的一个或多个方面可被纳入到电话(例如，蜂窝电话或智能电话)、计算机(例如，膝上型设备)、便携式通信设备、便携式计算设备(例如，个人数据助理)、娱乐设备(例如，音乐设备、视频设备、或卫星无线电)、全球定位系统设备、或被配置为经由无线介质通信的任何其他合适的设备中。

所解说的基站504可包括、被实现为、或被称为B节点、演进型B节点、无线电网络控制器(RNC)、基站(BS)、无线电基站(RBS)、基站控制器(BSC)、基收发机站(BTS)、收发机功能(TF)、无线电收发机、无线电路由器、基本服务集(BSS)、扩展服务集(ESS)、宏蜂窝小区、宏节点、家用演进型B节点(HeNB)、毫微微蜂窝小区、毫微微节点、微微节点、或其他某个类似术语。

所解说的数据源508向发射(TX)数据处理器510提供数个数据流的话务。

发射(TX)数据处理器510基于为每个数据流选择的特定编码方案来对该数据流的话务数据进行格式化、编码、和交织以提供经编码数据。每个数据流的经编码数据可使用OFDM技术来与导频数据复用。

导频数据通常是以已知方式处理的已知数据码型，并且可在接收机系统处用于估计信道响应。随后基于为每个数据流选定的特定调制方案(例如，BPSK、QPSK、M-PSK或M-QAM)来调制(即，码元映射)该数据流的经复用的导频和经编码数据以提供调制码元。

每个数据流的数据率、编码、和调制可由处理器510执行的指令来确定。存储器516可存储由处理器510或用户设备502的其他组件使用的程序代码、数据、以及其他信息。

所有数据流的调制码元随后被提供给TX MIMO处理器514，其可进一步处理这些调制码元(例如，针对OFDM)。TX MIMO处理器514随后将N_T个调制码元流提供给N_T个收发机(XCVR)520A到520T。在一些实现中，TX>

每个收发机(XCVR)520A到520T接收并处理各自的码元流以提供一个或多个模拟信号，并进一步调理(例如，放大、滤波、和上变频)这些模拟信号以提供适于在MIMO信道上传送的经调制信号。来自收发机(XCVR)520A到520T的N_T个经调制信号随后分别从N_T个天线522A到522T被发射。

在基站504处，所发射的经调制信号被N_R个天线538A到538R接收，并且从每个天线538A到538R接收的信号被提供给各自相应的收发机(XCVR)536A到536R。每个收发机(XCVR)536A到536R调理(例如，滤波、放大以及下变频)各自的收到信号，数字化经调理的信号以提供采样，以及进一步处理这些采样以提供相应的“收到”码元流。

接收(RX)数据处理器528随后接收并基于特定的接收机处理技术来处理来自N_R个收发机(XCVR)536A到536R的N_R个收到码元流以提供N_T个“检出”码元流。接收(RX)数据处理器528随后解调、解交织、和解码每个检出码元流以恢复该数据流的话务数据。由接收(RX)数据处理器528所进行的处理与由用户设备502处的发射(TX)MIMO处理器514和发射(TX)数据处理器510所执行的处理互补。

处理器526周期性地确定要使用哪个预编码矩阵(以下讨论)。处理器526编制包括矩阵索引部分和秩值部分的反向链路消息。

数据存储器532可存储由处理器526或基站504的其他组件使用的程序代码、数据和其他信息。

该反向链路消息可包括关于通信链路和/或收到数据流的各种类型的信息。反向链路消息随后由TX数据处理器530——其还从数据源524接收数个数据流的话务数据——处理，由调制器534调制，由收发机(XCVR)536A到536R调理，并被传回给用户设备502。

在设备502处，来自基站504的经调制信号由天线522A到522T接收，由收发机(XCVR)520A到520R调理，由解调器(DEMOD)518解调，并由RX数据处理器512处理以提取由基站504传送的反向链路消息。处理器510随后确定要将哪个预编码矩阵用于确定波束成形权重并且随后处理提取出的消息。

应当领会，对于用户设备502和基站504，所描述的组件中的两个或更多个组件的功能性可由单个组件提供。例如，单个处理组件可提供消息控制组件540和处理器526的功能性。

还应当领会，无线节点可被配置成按非无线的方式(例如，经由有线连接)传送和/或接收信息。因此，如本文中所讨论的接收机和发射机可包括恰适的通信接口组件(例如，电或光学接口组件)以经由非无线介质来通信。

宽带无线网络500可实现以下技术中的任何一种技术或其组合：码分多址(CDMA)系统、多载波CDMA(MCCDMA)、宽带CDMA(W-CDMA)、高速分组接入(HSPA、HSPA+)系统、时分多址(TDMA)系统、频分多址(FDMA)系统、单载波FDMA(SC-FDMA)系统、正交频分多址(OFDMA)系统、或者其他多址技术。采用本文的教导的无线通信系统可被设计成实现一种或多种标准，诸如IS-97、cdma2000、IS-876、W-CDMA、TDSCDMA、以及其他标准。

CDMA网络可实现诸如通用地面无线电接入(UTRA)、cdma2000、或其他某种技术的无线电技术。UTRA包括W-CDMA和低码片率(LCR)。cdma2000技术涵盖IS-2000、IS-97和IS-876标准。TDMA网络可实现诸如全球移动通信系统(GSM)之类的无线电技术。OFDMA网络可实现诸如演进UTRA(E-UTRA)、IEEE 802.11、IEEE 802.16、IEEE 802.20、Flash-之类的无线电技术。UTRA、E-UTRA和GSM是通用移动电信系统(UMTS)的一部分。

本文的教导可在3GPP长期演进(LTE)系统、超移动宽带(UMB)系统和其他类型的系统中实现。LTE是使用E-UTRA的UMTS版本。UTRA、E-UTRA、GSM、UMTS和LTE在来自名为“第3代伙伴项目”(3GPP)的组织的文献中描述，而cdma2000在来自名为“第3代伙伴项目2”(3GPP2)的组织的文献中描述。

尽管本公开的某些方面可能是使用3GPP术语来描述的，但是应当理解，本文中的教导可应用于3GPP(例如，Rel99、Rel5、Rel6、Rel7)技术以及3GPP2(例如，1xRTT，1xEV-DO Rel0、RevA、RevB)技术和其他技术。

本文所描述的技术的各方面在以下针对本文所描述的技术的具体实现的描述和有关附图中被公开。可设计替换实现而不脱离本文所描述的技术的范围。另外，本文所描述的技术的众所周知的元素将不被详细描述或将被省去以免混淆本文所描述的技术的相关细节。

术语“本文所描述的技术的实现”并不要求本文所描述的技术的所有实现都包括所讨论的特征、优点、或工作模式。

本文所使用的术语是仅出于描述特定实现的目的，而并不旨在限制本文所描述的技术的实现。如本文所使用的，单数形式的“一”、“某”和“该”旨在也包括复数形式，除非上下文另有明确指示并非如此。还将理解，术语“包括”、“具有”、“包含”和/或“含有”在本文中使用时指定所陈述的特征、整数、步骤、操作、要素、和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、要素、组件和/或其群组的存在或添加。

此外，许多实现以将由例如计算设备的元件执行的动作序列的方式来描述。将认识到，本文描述的各种动作能由专用电路(例如，专用IC(ASIC))、由正被一个或多个处理器执行的程序指令、或由这两者的组合来执行。另外，本文描述的这些动作序列可被认为是完全体现在任何形式的计算机可读存储介质内，其内存储有一经执行就将使相关联的处理器执行本文所描述的功能性的相应计算机指令集。因此，本文描述的技术的各个方面可以用数种不同形式来实施，所有这些形式都已被构想成落在所要求保护的主题内容的范围内。另外，对于本文描述的每个实现，任何此类实现的对应形式可在本文中被描述为例如“被配置成执行所描述的动作的逻辑”。

本领域技术人员将领会，信息和信号可使用各种不同技术和技艺中的任何一种来表示。例如，贯穿上面描述始终可能被述及的数据、指令、命令、信息、信号、位(比特)、码元、以及码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。

此外，本领域技术人员将领会，结合本文中所公开的实现描述的各种解说性逻辑块、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、以及步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本文描述的本技术的范围。

结合本文所公开的实现描述的方法、序列和/或算法可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM或者本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。

相应地，本文描述的技术的实现可包括实施制造半导体器件的方法的计算机可读介质。相应地，本文所描述的技术不限于所解说的示例，并且用于执行文本所描述的功能性的任何手段均被包括在本文所描述的技术的实现中。

尽管前面的公开示出了本文所描述的技术的解说性实现，但是应当注意，可在其中作出各种改变和修改而不会脱离如所附权利要求定义的本文所描述的技术的范围。根据本文所描述的技术的实现的方法权利要求中的功能、步骤和/或动作不一定要以任何特定次序执行。此外，尽管本文所描述的技术的要素可能是以单数来描述或主张权利的，但是复数也是已构想了的，除非显式地声明了限定于单数。