用于可变前向纠错的技术

摘要

本申请涉及用于可变前向纠错的技术。提供一种系统包括编码电路、线路质量监控电路和控制电路。编码电路使用第一前向纠错码生成表示编码数据的第一数据信号。线路质量监控电路使用监控第二数据信号的眼监控电路来生成第二数据信号的线路质量的指示。控制电路使得编码电路响应于第二数据信号的线路质量的指示的变化而使用第二前向纠错码来生成第一数据信号中的编码数据。

说明书

技术领域

本发明涉及电子和光学电路，更具体地，涉及用于可变前向纠错(FEC)的技术。

背景技术

光子集成电路(PIC)是包括一个或多个光学部件的器件。PIC可以使用各种材料制成，例如磷化铟、砷化镓、铌酸锂或硅。PIC对光学波长的信号执行功能。PIC可用于通过将光纤用作传输介质的光学网络执行通信。

光纤通常被选择用于需要比电缆可以适应的更高带宽或扩展更长距离的系统。光纤的优势包括非常低的损耗，这使得在放大器和/或中继器之间具有长距离。光纤不具有长的并行电导线所共有的接地电流以及其他寄生信号和功率问题，因为光纤使用光而不是电波来进行传输。此外，光纤固有地具有高数据承载能力。需要数千条电链路来替代单条高带宽光纤。光纤的另一优势在于，与一些类型的电传输线相比，即使当长距离将多条光缆彼此并排放置时，光缆之间也不会存在串扰。

发明内容

根据一些实施例，一种系统包括编码电路、线路质量监控电路和控制器电路。编码电路使用第一前向纠错码生成指示编码数据的第一数据信号。线路质量监控电路使用监控第二数据信号的眼监控电路生成第二数据信号的线路质量的指示。眼监控电路例如可以包括眼示波器。控制器电路使编码电路响应于第二数据信号的线路质量的指示的变化而使用第二前向纠错码生成第一数据信号中的编码数据。

本文所公开的实施例可以各种方式来实施，诸如处理、装置、系统、设备和/或方法。实施例的各种目的、特征和优势将基于以下详细描述和附图而变得显而易见。

附图说明

图1示出了根据本发明实施例的光学/电子系统的第一实例。

图2示出了根据本发明另一实施例的光学/电子系统的第二实例。

图3示出了根据本发明又一实施例的光学/电子系统的第三实例。

图4示出了根据本发明又一实施例的光学/电子系统的第四实例。

图5是示出根据本发明实施例的与改变由编码电路使用以生成编码数据的前向纠错(FEC)码相关联的操作的流程图。

具体实施方式

PIC可用于通过具有光纤的光学网络传输数据。PIC可用作一个或多个光学网络与具有一个或多个电子集成电路的电子计算机系统之间的接口。PIC可接收来自电子计算机系统的数据并通过一个或多个光学网络将从电子计算机系统接收的数据传送至一个或多个接收设备。PIC还可以接收通过一个或多个光学网络从一个或多个传送设备传送的数据。然后，PIC可以将通过一个或多个光学网络接收的数据传送至电子计算机系统。

为了提供可靠的数据通信，前向纠错(FEC)可以应用于通过网络传送的数据。FEC是在数据通信中用于检测并校正在不可靠的或有噪音的通信通道上传送的数据中的误差的技术。FEC通过使用纠错码向所传送的数据添加冗余(例如，误差校验位)来实现。FEC可使用一个或多个纠错码，诸如里德-所罗门(RS)码、博斯和雷-查德胡里(BCH)码、汉明码、卷积码、Turbo码、低密度奇偶校验(LDPC)码等。冗余使得接收器检测可发生在所传送的数据信号的任何地方的误差，并且通常校正这些误差而不进行重传。FEC为接收器给出了校正误差而不需要反向通道来请求重传数据的能力。然而，FEC使用较高的正向通道带宽以适应冗余或开销。可以在重传成本较高、不实际或不可能的情况下应用FEC。

根据本文公开的一些实施例，为通过光学网络向光学/电子系统传送以及从光学/电子系统传送的数据提供前向纠错(FEC)。光学/电子系统可以包括电子集成电路裸片和光子集成电路裸片。例如，FEC可以通过电子集成电路裸片和/或光子集成电路裸片中的纠错电路来提供。纠错电路可以包括编码电路和解码电路。光学/电子系统可以包括线路质量监控器，其确定数据信号的线路质量，诸如通过光学/电子系统中的一个或多个通道传送的一个或多个数据信号的比特误码率。线路质量监控器包括眼监控电路。眼监控电路例如可以包括内置眼示波器。眼监控电路可以针对通过一个或多个通道传送的数据信号使用眼示波器提供预测性的和预防性的品质因数(FOM)，诸如眼高、眼宽、随机抖动(RJ)、确定性抖动(DJ)和边界不相关抖动(BUJ)。纠错电路使用FOM来选择FEC码，诸如里德-所罗门(RS)码、博斯和雷-查德胡里(BCH)码、汉明码、卷积码、Turbo码、低密度奇偶校验(LDPC)码等。编码电路和解码电路使用所选的FEC码来对分别通过电子集成电路裸片和光子集成电路裸片中的一个或两个传送和接收的数据进行编码和解码。

在一些实施例中，电子集成电路(EIC)裸片和光子集成电路(PIE)裸片可以设置在相同封装体中。因此，单个封装器件可以包含EIC裸片和PIC裸片。相同封装体中的EIC和PIC裸片可具有片上异质系统(SOC)的功能。PIC裸片可以在单个通信标准或多个不同的通信标准的情况下通过光学网络传送和接收数据信号。PIC裸片能够支持多种不同的应用，包括定制应用(如果期望的话)。EIC裸片可以包括任何类型的EIC，例如包括可编程逻辑器件、现场可编程门阵列(FPGA)、可编程逻辑阵列、处理器、微控制器、存储器件、模拟集成电路、数据转换电路(即，模数转换器(ADC)或数模转换器(DAC))、专用集成电路(ASIC)等。

根据一些实施例，例如响应于线路质量的变化或者响应于所使用的不同通信标准，改变由纠错电路使用的FEC码。许多通信标准(诸如以太网)使用相同FEC码。对于这些通信标准来说，EIC裸片和/或PIC裸片可以包括可由两个或多个数据通信通道共享的硬不可编程纠错电路。不可编程纠错电路可以在两个或多个FEC码中进行选择。在其他实施例中，EIC裸片是可编程集成电路，以及纠错电路通过可配置为提供不同FEC码的可编程电路来实施。在又一些实施例中，纠错电路部分地通过不可编程电路以及部分地通过可编程电路来实施。

例如，在一个或多个较强的FEC码与一个或多个较弱的FEC码之间改变由纠错电路使用的FEC码。较强的FEC码通常比较弱的FEC码提供更好的纠错性能，代价是使用数量增加的逻辑元件(LE)、更大的功耗以及更长的时延。逻辑元件例如可以是可编程的逻辑电路。较弱的FEC码通常比较强的FEC码要求更少的LE、更小的功耗并具有更快的时延，代价是降低的纠错性能。在一些实施例中，较弱的FEC码可以是较强的FEC码的子集，使得两个或多个较弱的FEC码可以利用与较强的FEC码相同的逻辑电路中的至少一些逻辑电路来支持。因此，有利的是，能够针对每条通信通道调整FEC码以使用实现期望纠错率所需的最小纠错强度。

在一个实例中，可以通过EIC裸片中的不可编程硬逻辑电路来实施有限数量的较强的FEC码，并且可以通过EIC裸片中的可编程逻辑电路来实施一个或多个附加的FEC码。与在不可编程硬逻辑电路中实施的FEC码相比，在可编程逻辑电路中实施FEC码通常要求更多的裸片面积、更大的功耗以及增加的时延。然而，在可编程逻辑电路中实施FEC码提供了更大的灵活性。

图1示出了根据本发明实施例的光学/电子系统101的第一实例。图1的光学/电子系统101包括光子集成电路(PIC)裸片102和电子集成电路(EIC)裸片103。系统101例如可以包括容纳PIC裸片102和EIC裸片103二者的封装体。PIC裸片102包括线路质量监控电路104、电接收电路105A-105D、光学发射器106A-106D、光学接收器107A-107D、电发射电路108A-108D、数据恢复电路116A-116D(DR1-DR4)以及数据恢复电路117A-117D(DR5-DR8)。EIC裸片103可以包括如上所述的任何类型的EIC，诸如FPGA、ASIC等。EIC裸片103包括控制电路111、编码电路112、解码电路113、电发射电路109A-109D以及电接收电路110A-110D。在图1中仅示出了PIC裸片102和EIC裸片103各自的一部分以简化附图。

一个或多个输出数据信号DOUT从EIC裸片103中的在图1中未示出的电路提供给编码电路112的输入。作为不用于限制的实例，EIC裸片103可以是可编程逻辑器件(PLD)，并且输出数据信号DOUT可以通过EIC裸片103的核心区域中的可编程逻辑电路来生成。DOUT可以是单个串行信号、多个串行信号、一组并行信号或者多组并行信号。EIC裸片103例如可以包括并串转换电路，用于将并行输出数据信号转换为用于传送至PIC裸片102的多个串行数据信号。

使用一个或多个所选纠错码，编码电路112对数据信号DOUT表示的数据执行前向纠错(FEC)编码，以生成四个数据信号E1、E2、E3和E4中的编码数据。使用从两个、三个或更多前向纠错(FEC)码的集合中选择的一个或多个前向纠错(FEC)码，编码电路112对由数据信号DOUT表示的数据进行编码以生成由数据信号E1-E4所表示的编码数据。两个、三个或更多FEC码的集合中的FEC码例如可以存储在EIC裸片103的可被编码电路112访问的存储电路中。两个、三个或更多FEC码的集合例如可以包括里德-所罗门(RS)码、博斯和雷-查德胡里(BCH)码、汉明码、卷积码、Turbo码、低密度奇偶校验(LDPC)码、重复累加码等中的两种或多种。编码电路112选择用于对数据信号DOUT表示的数据进行编码的一个或多个FEC码，以基于一个或多个控制信号C1根据两个或更多FEC码的集合生成数据信号E1-E4中的编码数据。控制信号C1由控制电路111生成。

数据信号E1、E2、E3和E4被分别提供给电发射电路109A、109B、109C和109D的输入。电发射电路109A-109D分别基于数据信号E1、E2、E3和E4生成电输出数据信号Q1、Q2、Q3和Q4。输出数据信号Q1-Q4分别表示由数据信号E1-E4所表示的相同编码数据。输出数据信号Q1-Q4可以是四个串行数据信号或者四个并行数据信号的集合。在图1中示出四个数据信号E1-E4、四个发射电路109A-109D以及四个输出数据信号Q1-Q4作为实例。在其他实施例中，EIC裸片103可以包括任何数量的发射电路109以及对应数量的数据信号。电发射电路109和本文公开的其他电发射电路例如可以包括缓冲电路、预强调/解强调电路以及用于将电信号从一个集成电路裸片传输至另一个集成电路裸片的其他电路。

通过系统101中的四个外部导体将电输出数据信号Q1、Q2、Q3和Q4分别提供给PIC裸片102中的电接收电路105A、105B、105C和105D的输入。电接收电路105A-105D分别基于电数据信号Q1、Q2、Q3和Q4生成电数据信号R1、R2、R3和R4。电数据信号R1-R4表示分别由数据信号Q1-Q4表示的相同编码数据。电接收电路105A-105D以及本文公开的其他电接收电路例如可以包括采样电路，其响应于一个或多个时钟或控制信号对进入的电数据信号进行采样以生成对应的采样电数据信号。

电数据信号R1-R4被分别提供给数据恢复(DR)电路116A-116D的输入。DR电路116A-116D使用一种或多种数据恢复技术分别基于电数据信号R1、R2、R3和R4生成电数据信号S1、S2、S3和S4。例如，DR电路116A-116D可包括时钟数据恢复电路、判定反馈均衡(DFE)电路、线性均衡电路、自适应均衡电路、其他类型的均衡器、再定时电路、信号调制电路和/或用于识别和恢复所接收数据的其他电路。DR电路116A-116D可向用于对数据信号Q1-Q4进行采样的接收电路105A-105D提供一个或多个时钟信号或控制信号。数据信号S1-S4表示分别由数据信号R1-R4表示的相同编码数据。如图1所示，数据信号S1、S2、S3和S4被分别提供给光学发射器106A、106B、106C和106D的输入。在可选实施例中，PIC裸片102不包括数据恢复(DR)电路116A-116D，并且数据信号R1、R2、R3和R4被分别直接提供给光学发射器106A、106B、106C和106D的输入。

光学发射器106A-106D分别基于电数据信号S1、S2、S3和S4生成光学输出数据信号O1、O2、O3和O4。光学数据信号O1-O4表示分别由数据信号S1-S4表示的相同编码数据。光学发射器106A-106D例如可以包括发光二极管(LED)或激光二极管。光学发射器106A-106D通过一个或多个光学网络向系统101外的一个或多个外部设备发射光学数据信号Q1-Q4。通过一个或多个光学网络，从系统101外的一个或多个外部设备提供光学数据信号O5、O6、O7和O8给系统101。

在示例性实施例中，由编码电路112选择的前向纠错(FEC)码可以被传输至接收光学信号O1-O4的一个或多个外部设备。接收信号O1-O4的一个或多个外部设备使用接收到的一个或多个FEC码来对信号O1-O4进行解码。发射信号O5-O8的一个或多个外部设备可以使用接收到的一个或多个FEC码来对信号O5-O8进行编码。一个或多个FEC码可以通过任何类型的信令(例如，数据包内的报头中的字段)从EIC裸片103传输至一个或多个外部设备。

通过一个或多个光学网络从系统101外的一个或多个外部设备分别向光学接收器107A、107B、107C和107D的输入提供光学数据信号O5、O6、O7和O8。光学数据信号O5-O8表示编码数据。光学接收器107A-107D例如可以是光电检测电路，诸如光电二极管(例如，雪崩光电二极管(APD)、PIN光电二极管等)。光学接收器107A-107D分别基于光学数据信号O5、O6、O7和O8生成电数据信号S5、S6、S7和S8。电数据信号S5-S8表示分别由光学数据信号O5-O8表示的相同编码数据。

电数据信号S5-S8被分别提供给数据恢复(DR)电路117A-117D的输入。使用一种或多种数据恢复技术，DR电路117A-117D分别基于电数据信号S5、S6、S7和S8生成电数据信号R5、R6、R7和R8。例如，DR电路117A-117D可包括采样电路、时钟数据恢复电路、判定反馈均衡(DFE)电路、线性均衡电路、自适应均衡电路、其他类型的均衡器、再定时电路、信号调制电路和/或用于识别和恢复所接收数据的其他电路。数据信号R5-R8表示分别由数据信号S5-S8表示的相同编码数据。

使用一种或多种数据恢复技术，DR电路117A-117D还分别基于电数据信号S5、S6、S7和S8生成电数据信号L1、L2、L3和L4。数据信号L1-L4表示分别由数据信号S5-S8表示的相同编码数据。在一个实施例中，信号L1-L4分别是信号R5-R8。在另一实施例中，信号L1-L4分别是信号S5-S8。在其他实施例中，信号L1-L4分别是DR电路117A-117D生成信号S5-S8与生成信号R5-R8之间的中间信号。信号L1-L4被提供给线路质量监控电路104的输入。

数据信号R5-R8被分别提供给电发射电路108A-108D的输入。电发射电路108A-108D分别基于电数据信号R5、R6、R7和R8生成电输出数据信号Q5、Q6、Q7和Q8。输出数据信号Q5-Q8表示分别由数据信号R5-R8表示的相同编码数据。电发射电路108A-108D以及本文公开的其他电发射电路例如可以包括缓冲电路、预强调/解强调电路以及用于将电信号从一个集成电路裸片传输至另一个集成电路裸片的其他电路。尽管在图1中示出了4个接收电路105、4个发射器106、4个接收器107和4个发射电路108，但在其他实施例中，PIC裸片102可以具有任何数量的用于接收和发射对应数量的数据信号的接收电路和发射电路。

通过系统101中的四个外部导体分别将电输出数据信号Q5、Q6、Q7和Q8提供给电接收电路110A、110B、110C和110D的输入。电接收电路110A、110B、110C和110D分别基于电数据信号Q5、Q6、Q7和Q8生成电数据信号E5、E6、E7和E8。电数据信号E5-E8表示分别由数据信号Q5-Q8表示的相同编码数据。电接收电路110A-110D例如可以包括采样电路，该采样电路响应于一个或多个时钟或控制信号对进入的电数据信号进行采样以分别生成对应的采样的电数据信号E5-E8。电接收电路110A-110D还可以包括时钟数据恢复电路、判定反馈均衡(DFE)电路、线性均衡电路、自适应均衡电路、其他类型的均衡器、再定时电路、信号调制电路和/或用于识别和恢复所接收数据的其他电路。尽管在图1中示出了4个接收电路110，但在其他实施例中，EIC裸片103可以具有任何数量的接收电路来用于接收对应数量的数据信号。

电数据信号E5-E8被提供给解码电路113的输入。使用一个或多个选择的前向纠错(FEC)码，解码电路113对由数据信号E5-E8表示的编码数据执行前向纠错(FEC)解码，以在数据信号DIN中生成解码数据。使用从两个、三个或更多FEC码的集合中选择的一个或多个FEC码，解码电路113对由数据信号E5-E8表示的编码数据进行解码以生成由数据信号DIN表示的解码数据。解码电路113使用的两个、三个或更多FEC码可以是与编码电路112使用的FEC码相同的集合。解码电路113例如可以使用硬判定解码算法或软判定解码算法。

在一个实施例中，使用与当前被编码电路112用来生成信号E1-E4中的编码数据相同的一个或多个FEC码，解码电路113对由数据信号E5-E8表示的编码数据进行解码以生成数据信号DIN中的解码数据。在使用不对称光学链路的另一实施例中，解码电路113可以使用与当前被编码电路112用于生成信号E1-E4中的编码数据的FEC码不同的FEC码来解码由数据信号E5-E8表示的编码数据以生成数据信号DIN中的解码数据。在该实施例中，被解码电路113使用的FEC码例如可以从PIC裸片102或从外部设备传输至EIC裸片103。

解码电路113基于一个或多个控制信号C2从两个、三个或更多FEC码的集合中选择一个或多个FEC码，用于解码由数据信号E5-E8表示的编码数据以生成数据信号DIN中的解码数据。控制信号C2由控制电路111生成。控制电路111可使编码电路112和解码电路113使用相同和不同的FEC码来分别进行编码和解码。数据信号DIN被提供给EIC裸片103中的在图1中未示出的其他电路(例如，PLD中的可编程逻辑电路)。

线路质量监控(LQM)电路104针对由数据信号L1-L4中的一个、其中的子集或所有信号表示的数据确定可能比特误码率(BER)。在一些实施例中，LQM电路104包括眼监控电路。眼监控电路例如可以是眼图或眼查看器。眼监控电路104例如可以包括内置眼示波器。

作为示例，图1的LQM电路104中的眼监控电路可以具有参照共同受让的美国专利8,111,784(其内容结合于此作为参考)的图4公开的眼监控电路100的架构。作为另一实例，这里示出的图1的LQM电路104中的眼监控电路可以具有在共同受让的美国专利8,451,883(其内容结合于此作为参考)中公开的眼查看电路14或眼查看电路42的架构。作为又一实例，这里示出的图1的LQM电路104中的眼监控电路可以具有在共同受让的美国专利8,433,958(其内容结合于此作为参考)中公开的眼查看器130的架构。作为再一实例，这里示出的图1的LQM电路104中的眼监控电路可以具有在共同受让的美国专利8,744,012(其内容结合于此作为参考)中公开的眼查看电路14、眼查看电路42或眼查看电路148的架构。

LQM电路104中的眼监控电路监控信号L1-L4以确定信号L1-L4的品质因数(FOM)。FOM可以是预测性和/或预防性的。例如，LQM电路104中的眼监控电路可以使用眼示波器确定信号L1-L4中的一个或多个的眼的尺寸，诸如信号L1-L4的眼高(EH)和/或眼宽(EW)。作为其他实例，LQM电路104中的眼监控电路可以使用眼示波器确定信号L1-L4中的随机抖动(RJ)、确定性抖动(DJ)和/或边界不相关抖动(BUJ)。信号L1-L4的EH、EW、RJ、DJ和BUJ是品质因数的实例。LQM电路104中的眼监控电路可以确定信号L1-L4的EH、EW、RJ、DJ、BUJ和/或其他品质因数中的一个、它们的子集或者所有。

在可选实施例中，LQM电路104监控PIC裸片102中的发射电路108A-108D的输出信号。在又一可选实施例中，LQM电路103在EIC裸片103中，并监控接收电路110A-110D的输出信号。

EH、EW、RJ、DJ和BUJ表示通过连接至包括电路107-108和117的图1的电路107A-107D的通道/介质提供的数据信号的通道/介质特性。通过连接至图1的电路107A-107D的这些通道提供的数据信号的通道/介质特性还可以通过其他品质因数来表示。线路质量监控电路104使用品质因数(例如，信号L1-L4的EH、EW、RJ、DJ和BUJ中的一个、子集或所有)来确定数据信号L1-L4的线路质量。由线路质量监控电路104确定的数据信号的线路质量可以包括信号L1-L4中可能比特误码率(BER)。线路质量监控电路104可以基于信号L1-L4的EH、EW、RJ、DJ、BUJ和/或其他品质因数来确定BER。

线路质量监控(LQM)电路104生成表示基于由眼监控电路生成的品质因数确定的数据信号L1-L4的线路质量的一个或多个线路质量控制信号LQC。信号LQC例如可以表示信号L1-L4的BER和/或包括由眼监控电路104确定的信号L1-L4的EH、EW、RJ、DJ和/或BUJ的品质因数中的一个或多个。例如，LQC可以是串行数字信号、多个串行数字信号、多个并行数字信号或者一个或多个模拟信号。LQC被提供给控制电路111。

根据另一可选实施例，线路质量监控(LQM)电路104在EIC裸片103中而非PIC裸片102中。在该实施例中，信号L1-L4从PIC裸片102传输至EIC裸片103到达LQM电路104的输入。LQM电路104基于本文描述的信号L1-L4生成线路质量控制信号LQC。在该实施例中，通过EIC裸片103中的导体向控制电路111提供信号LQC。

在示例性实施例中，控制电路111可以包括有限状态机，其执行本文关于控制电路111描述的功能。控制电路111例如可以是处理器电路或者处理器电路的一部分。

控制电路111和线路质量监控(LQM)电路104通过检查由线路质量控制信号LQC表示的线路质量来选择编码电路112和解码电路113使用的前向纠错(FEC)码。控制电路111基于由LQM电路104生成的线路质量控制信号LQC生成控制信号C1和C2。控制电路111基于由信号LQC表示的线路质量生成用于控制信号C1和C2的值，其中，分别使编码电路112和解码电路113选择生成用于数据信号L1-L4的期望通道特性的FEC码。使用线路质量来选择FEC码可以实现传输数据中较少的误差。

作为实例，如果信号LQC表示信号L1-L4中的一个或多个的比特误码率(BER)增加到阈值之上，则控制电路111可以调整信号C1和C2的值以使得编码电路112和解码电路113选择不同且较强的FEC码用于分别执行信号E1-E4的编码和信号E5-E8的解码。与较弱的纠错码相比，较强的FEC码可以是在给定量的数据中检测和校正更大百分比的比特误差的纠错码。较强的纠错码减小了数据信号O1-O8中的BER，但是会增加逻辑元件(LE)使用、增加功耗并增加系统101中的时延。

作为另一实例，如果信号LQC表示信号L1-L4中的一个或多个的比特误码率(BER)降低到阈值之下，则控制电路111可以调整信号C1和C2的值以使编码电路112和解码电路113选择不同且较弱的FEC码，分别用于执行信号E1-E4的编码和信号E5-E8的解码。与较强的纠错码相比，较弱的FEC码可以是在给定量的数据中检测和校正较小百分比的比特误差的纠错码。较弱的纠错码增加了数据信号O1-O8中的BER，但是使用较少的逻辑元件(LE)、较少的功耗以及在系统101中具有减少的时延。

在一些实施例中，编码电路112可以包含多个编码器。作为实例，编码电路112可以针对四个通道109A-109D中的每一个具有不同的编码器(总共四个编码器)，并且四个编码器中的每一个都可以生成不同信号E1、E2、E3和E4中的编码数据。作为特定实例，如果由信号E1-E4表示的编码数据通过100每秒吉比特(Gbs)的以太网网络(即，100G以太网)传输时，编码电路112中的4个编码器可生成信号E1-E4中的编码数据，使得4个编码器中的每一个都以25Gbs的速率生成对应信号E1-E4中的编码数据。在这些实施例中，解码电路113可以包含多个解码器。例如，解码电路113可以针对通道110A-110D中的每一个具有不同的解码器(总共四个解码器)，并且四个解码器中的每一个都可以解码由不同的信号E5、E6、E7和E8表示的编码数据。作为特定实例，如果由信号E5-E8表示的编码数据通过100G以太网传输时，解码电路113中的四个解码器可以解码信号E5-E8中的编码数据，使得四个解码器中的每一个都以25Gbs的速率生成DIN中的解码数据。在其他实施例中，根据传输网络的数据率以及通道和信号的数量，电路112中的编码器和电路113中的解码器可以分别以50Gbs、100Gbs、200Gbs、400Gbs(即，400G以太网)等的速率生成编码数据或对编码数据进行解码。

在另一实施例中，编码电路112具有被四个通道共享并且编码由数据信号E1-E4表示的数据的较快编码器。在该实施例中，解码电路113可具有被所有四个通道共享并且解码由数据信号E5-E8表示的编码数据的较快解码器。例如，如果由信号E1-E4表示的编码数据通过第一100G以太网传输并且由信号E5-E8表示的编码数据通过第二100G以太网传输，则电路112中的一个编码器针对所有四个25Gbs信号E1-E4生成编码数据，并且电路113中的一个解码器解码所有四个35Gbs信号E5-E8中的编码数据。作为另一实例，如果由信号E1-E4表示的编码数据通过第一400G以太网传输并且由信号E5-E8表示的编码数据通过第二400G以太网传输，则电路112中的一个编码器针对所有四个100Gbs信号E1-E4生成编码数据并且电路113中的一个解码器解码所有四个100Gbs信号E5-E8中的编码数据。

在又一实施例中，编码电路112具有被四个通道共享并且组合编码由数据信号E1-E4表示的数据的多个较快编码器。在该实施例中，解码电路113可以具有被所有四个通道共享并且组合解码由数据信号E5-E8表示的编码数据的多个较快解码器。

在一个实施例中，EIC裸片103是可编程逻辑器件，并且电路112-113在EIC裸片103的硬输入/输出环中。在该实施例中，电路112-113在EIC裸片103的硬输入/输出环与可编程逻辑核心电路之间交换数据。因此，从可编程逻辑核心电路接收数据信号DOUT，并且数据信号DIN被提供给可编程逻辑核心电路。

在一个实施例中，控制电路111还可以包含比特误码率(BER)计数电路，其基于信号C3中从解码电路113接收的误差信息确定BER以验证FEC码选择在信号E5-E8中实现了期望的BER。BER计数电路可以对由误差信息表示的误差的数量进行计数以确定BER。如果计数电路指示FEC码选择未能实现小于最大期望BER，则控制电路111可以为编码电路112和解码电路113选择新FEC码来降低BER。如果计数电路指示BER小于最小BER阈值，则控制电路111可以为编码电路112和解码电路113选择较弱FEC码以降低功耗和时延。因此，控制电路111可以使用计数电路来确定信号E5-E8中的BER是否在期望的BER范围内。在控制电路111基于来自电路104的信号LQC中的线路质量信息选择FEC码之后，BER计数电路例如可以基于误差信息确定BER。

图2示出了根据本发明又一实施例的光学/电子系统201的第二实例。图2的光学/电子系统201包括光子集成电路(PIC)裸片202和电集成电路(EIC)裸片103。系统201例如可以包括容纳PIC裸片202和EIC裸片103二者的封装体。PIC裸片202包括线路质量监控电路204、电接收电路105A-105D、光学发射器106A-106D、光学接收器107A-107D、电发射电路108A-108D、数据恢复电路117A-117D(DR5-DR8)、FEC编码电路220A-220D以及FEC解码电路221A-221D。图2的EIC裸片103包括与图1所示相同的部件。PIC裸片202和EIC裸片103中的每一个都包括图2中未示出以简化附图的其他电路。

在图2的实施例中，PIC裸片202包括FEC编码电路220A-220D(EN1-EN4)以及FEC解码电路221A-221D(DC1-DC4)。在一个实施例中，FEC编码电路220A-220D和FEC解码电路221A-221D可以通过PIC裸片202中的不可编程电路来实施。FEC编码电路220A-220D和FEC解码电路221A-221D向通过光学网络传输的数据添加附加的前向纠错(FEC)。向传输数据添加附加的前向纠错(FEC)可以允许增加光学信号O1-O8的比特率。由电路220A-220D和221A-221D提供的附加前向纠错(FEC)在第一实例中对于EIC裸片103是透明的。PIC裸片202中使用的前向纠错(FEC)码可以不同于EIC裸片103中使用的FEC码。例如，在PIC裸片202中执行的FEC码可以比EIC裸片103中执行的FEC码更弱或更强。

在一些实施例中，编码电路220A-220D和解码电路221A-221D可以使用与编码电路112和解码电路113使用的一个或多个FEC算法不同且与其无关的一个或多个FEC算法。在另一实施例中，系统201可以使用作为内部组成码和外部组成码的组合的复合FEC码向通过光学网络传输的数据提供FEC。作为实例，编码电路112可以使用外部组成码提供FEC编码，并且解码电路220A-220D可以使用内部组成码提供FEC编码。在该实例中，解码电路221A-221D可以使用内部组成码提供FEC解码，并且解码电路113可以使用外部组成码提供FEC解码。

在另一实施例中，由编码电路112和220A-220D用于编码的FEC码可以组合到多维FEC码中，诸如乘积码。在该实施例中，解码电路113和221A-221D使用多维FEC码用于解码所接收的编码数据。利用多维FEC码或多维调制(诸如高阶正交幅度调制(例如，PAM4、PAM8、QAM4、QAM8))，编码电路112例如可以使用第一FEC码来编码较高阶的比特，编码电路220A-220D可以使用不同的第二FEC码来编码较低阶的比特，解码电路221A-221D可以使用第二FEC码解码较低阶的比特，以及解码电路113可以使用第一FEC码解码较高阶的比特。

如参照图1所描述的，编码电路112编码信号DOUT中的数据以生成编码输出数据信号E1-E4和Q1-Q4。如图2所示，分别从PIC裸片202中的发射电路109A-109D将编码数据信号Q1-Q4提供给电接收电路105A-105D的输入。在图2的实施例中，电接收电路105A-105D分别基于电数据信号Q1、Q2、Q3和Q4生成电数据信号T1、T2、T3和T4。电数据信号T1-T4表示分别由数据信号Q1-Q4表示的相同编码数据。

FEC编码电路220A-220D分别接收来自电接收电路105A-105D的电数据信号T1-T4。FEC编码电路220A-220D使用前向纠错(FEC)码来编码由数据信号T1-T4表示的编码数据，以生成分别由四个数据信号R1、R2、R3和R4表示的编码数据。因此，FEC编码电路220A-220D在由编码电路112提供的纠错编码的顶部上向编码数据提供另一层的纠错编码。FEC编码电路220A-220D可以使用任何适当的前向纠错码，诸如里德-所罗门(RS)码、博斯和雷-查德胡里(BCH)码、汉明码、卷积码、Turbo码、低密度奇偶校验(LDPC)码、重复累加码、乘积码等。信号R1-R4被分别提供给光学发射电路106A-106D的输入。光学发射器106A-106D分别基于电数据信号R1-R4生成光学输出数据信号O1-O4。光学数据信号O1-O4表示分别由数据信号R1-R4表示的相同编码数据。在图2的实施例中，PIC裸片202在发射通道中不包括数据恢复电路。

在系统201中，电路107A-107D和117A-117D如本文参照图1所述那样起作用。在图2的实施例中，FEC解码电路221A-221D分别接收来自电路117A-117D的电数据信号R5-R8。FEC解码电路221A-221D使用前向纠错码来解码由数据信号R5-R8表示的编码数据以分别生成由四个数据信号T5、T6、T7和T8表示的部分解码数据。FEC解码电路221A-221D使用的前向纠错码可以与FEC编码电路220A-220D使用的前向纠错码相同。信号T5-T8被提供给发射电路108A-108D的输入。

电发射电路108A-108D分别基于电数据信号T5、T6、T7和T8生成电输出数据信号Q5、Q6、Q7和Q8。数据信号Q5-Q8表示分别由数据信号T5-T8表示的相同编码数据。如参照图1所述，信号Q5-Q8被分别提供给电接收电路110A-110D的输入。如参照图1所述，解码电路113解码由信号E5-E8表示的编码数据以生成解码数据信号DIN。

如参照图1所述，线路质量监控(LQM)电路204执行LQM电路104的功能。LQM电路204中的眼监控电路例如可以包括眼示波器。在示例性实施例中，LQM电路204还基于信号L1-L4的线路质量生成纠错控制(ECC)信号。控制信号ECC通过导体被提供给每个FEC编码电路220A-220D和每个FEC解码电路221A-221D的控制输入。在该实施例中，基于控制信号ECC的值选择由FEC编码电路220A-220D和FEC解码电路221A-221D分别用于执行信号T1-T4和Q5-Q8的纠错编码和解码的前向纠错(FEC)码。LQM电路204基于信号L1-L4的通过品质因数表示的线路质量(诸如EW、EH、RJ、DJ和/或BUJ)使用信号ECC选择FEC码。因此，在该实施例中，LQM电路204基于信号L1-L4的线路质量的变化改变由FEC编码电路220A-220D和FEC解码电路221A-221D使用的FEC码。

图2示出了每个通道一个编码电路220和一个解码电路221。在可选实施例中，可以存在较少数量的较快编码电路和/或解码电路，它们均编码或解码通过多个通道提供的数据。例如，PIC裸片202可以具有用于信号T1-T4的较快编码电路和用于信号Q5-Q8的较快解码电路。

图3示出了根据本发明实施例的光学/电子系统301的第三实例。图3的光学/电子系统301包括PIC裸片102和电集成电路(EIC)裸片303。系统301例如可以包括容纳PIC裸片102和EIC裸片303二者的封装体。EIC裸片303包括电发射电路109A-109D、电接收电路110A-110D、控制电路311、选择电路312、选择电路313、编码电路320(其包括部件FEC编码电路321-323)以及解码电路330(其包括部件FEC解码电路331-333)。EIC裸片303包括其他电路，在图3中未示出以简化附图。在可选实施例中，系统301包括具有嵌入式FEC编码和解码电路的PIC裸片202来代替PIC裸片102。

EIC裸片303是可编程逻辑集成电路，其包括可编程逻辑电路的区域350。区域350包括实施编码电路320和解码电路330的可编程逻辑电路。包括编码电路320和解码电路330的区域350中的可编程逻辑电路是完全和/或部分可配置的。

FEC编码电路321-323能够使用三个不同的FEC码执行前向纠错(FEC)编码。FEC编码电路321-323可以分别使用第一、第二和第三FEC码执行FEC编码。FEC解码电路331-333能够使用三个不同的FEC码执行FEC解码。FE解码电路331-33可以分别使用第一、第二和第三FEC码执行FEC解码。

在系统301中，从LQM电路104将线路质量控制信号LQC提供给控制电路311的输入。控制电路311基于由信号LQC表示的线路质量生成编码器控制信号ENCS和解码器控制信号DCCS。控制信号ENCS被提供给FEC编码电路321-323的控制输入。控制信号ENCS确定三个FEC编码电路321-323中的哪一个能够编码数据。三个FEC编码电路321-323中只有一个在任何一个时间能够基于信号ENCS的值使用对应的第一、第二或第三FEC码生成编码数据。在对应的数据信号D1、D2或D3中提供由启用的FEC编码电路321、322或323生成的编码数据。生成的数据信号D1、D2或D3可以包括一个或多个信号。

生成的数据信号D1、D2或D3被提供给选择电路312的输入。控制电路311还生成提供给选择电路312的选择输入的选择信号Z1。选择电路312基于信号Z1的值选择分别由启用的FEC编码电路321、322或323生成的数据信号D1、D2或D3。控制电路311为信号ENCS和Z1生成值，这使得选择电路312选择分别由启用的FEC编码电路321、322或323生成的数据信号D1、D2或D3。选择电路312将由选择的数据信号D1、D2或D3表示的编码数据提供给发射电路109A-109D分别作为信号E1-E4。在系统301中，电路109A-109D、电路110A-110D和PIC裸片102如本文参照图1所述那样起作用。信号E1-E4可以是并行或串行信号。

在系统301中，从接收电路110A-110D向选择电路313的输入提供数据信号E5-E8。控制电路311还生成提供给选择电路313的选择输入的选择信号Z2。选择电路313将由数据信号E5-E8表示的编码数据提供给数据信号D4、D5或D6。信号Z2的值确定选择电路313是否将由数据信号E5-E8表示的编码数据提供给数据信号D4、数据信号D5或数据信号D6。所选择的数据信号D4、D5或D6可以是一比特或多比特信号。

控制信号DCCS被提供给FEC解码电路331-333的控制输入。控制信号DCCS确定三个FEC解码电路331-333中的哪一个被启用来解码编码数据。三个FEC解码电路331-333中只有一个在任何一个时间基于信号DCCS的值被启用来使用对应的第一、第二或第三FEC码解码从选择电路313接收的编码数据。在一个实施例中，控制电路311启用FEC解码电路331-333，FEC解码电路331-333使用与当前识别的FEC编码电路321-323相同的FEC码。启用的FEC解码电路331、332或333解码在对应的数据信号D4、D5或D6中接收的编码数据。在对应的数据信号D4、D5或D6中，控制电路311生成用于信号DCCS和Z2的值，这使得选择电路313将来自信号E5-E8的编码数据提供给启用的FEC解码电路331、332或333。

响应于由信号LQC表示的信号L1-L4的线路质量的变化，控制电路311可以调整信号ENCS和DCCS的值以使得FEC编码电路321-323和FEC解码电路331-333分别使用不同的FEC码生成编码数据和解码数据，以生成用于信号L1-L4的期望线路质量和通道特性。作为实例，如果FEC编码电路321和FEC解码电路331使用第一较弱FEC码，并且FEC编码电路322和FEC解码电路332使用第二较强FEC码，则控制电路311可以响应于由信号LQC表示的信号L1-L4的BER的增加来禁用电路321和331且启用电路322和332，从而将BER降至期望的值或范围。控制电路311还响应于由信号LQC表示的信号L1-L4的线路质量的变化调整信号Z1-Z2以使得选择电路312和313分别提供来自/去向新启用的编码器和解码器的编码数据。

图4示出了根据本发明实施例的光学/电子系统401的第四实例。图4的光学/电子系统401包括PIC裸片102和电集成电路(EIC)裸片403。系统401例如可以包括容纳PIC裸片102和EIC裸片403二者的封装体。EIC裸片403包括电发射电路109A-109D、电接收电路110A-110D、控制电路411、电发射电路451-452和461-462、电接收电路453-455和463-464以及接口电路430和440。EIC裸片403包括其他电路，在图4中未示出以简化附图。例如，EIC裸片403还可以具有与接口电路430和440类似的附加接口电路。这些接口电路430、440等可以与电路109A-109D和电路110A-110D通信。

接口电路430包括物理介质附接(PAM)子层电路431、FEC编码电路432、FEC解码电路433和物理编码子层(PCS)电路434。接口电路440包括物理介质附接(PMA)子层电路441、FEC编码电路442、FEC解码电路443和物理编码子层(PCS)电路444。PMA子层电路431和441执行由以太网联网标准的物理层的物理介质附接(PMA)子层要求的功能。PCS电路434和444执行由以太网联网标准的物理层的物理编码子层(PCS)要求的功能。发射电路109A-109D和接收电路110A-110D如本文参照EIC裸片103或EIC裸片303描述那样起作用。在一些实施例中，EIC裸片403包括参照图1的EIC裸片103或图3的EIC裸片303公开的用于编码信号E1-E4并解码信号E5-E8的电路。

从EIC裸片403的图4未示出的电路向PCS电路434提供并行数据信号A1。在一个实施例中，基于由信号E5-E8表示的编码数据的子集生成并行数据信号A1。PCS电路434对由信号A1表示的数据或编码数据执行PCS功能，以在并行数据信号A2中生成编码数据。编码电路432使用FEC码来编码由信号A2表示的编码数据以生成由并行信号A3表示的编码数据。PMA电路431对由信号A3表示的编码数据执行PMA子层功能，以在串行信号A4-A5中生成编码数据。发射电路451-452分别基于数据信号A4-A5生成串行数据信号A6-A7。数据信号A6-A7被传输到EIC裸片403外。数据信号A6-A7表示分别由信号A4-A5表示的相同编码数据。

串行数据信号B1-B2分别从EIC裸片403外传输至接收电路453-454。接收电路453-454分别基于数据信号B1-B2生成数据信号B3-B4。数据信号B3-B4表示分别由信号B1-B2表示的相同编码数据。PMA电路431对由信号B3-B4表示的编码数据执行PMA子层功能以在并行数据信号B5中生成编码数据。解码电路433使用与编码电路432相同的FEC码解码由数据信号B5表示的编码数据，以在并行数据信号B6中生成解码数据。PCS电路434对由数据信号B6表示的解码数据执行PCS功能以在并行数据信号B7中生成解码数据。如图4所示，数据信号B7被提供给EIC裸片403中的电路。在一个实施例中，基于由数据信号B7表示的数据生成信号E1-E4中的一个或多个信号。

PCS电路444、编码电路442、PMA电路441和发射电路461-462对由并行数据信号C1表示的数据执行相同的功能以生成数据信号C2-C7，如本文所述由接口电路430对数据信号A1-A7所执行的。串行数据信号C6-C7被传输到EIC裸片403外。在一个实施例中，基于由信号E5-E8表示的数据或编码数据的子集生成并行数据信号C1。

串行数据信号D1-D2分别从EIC裸片403外传输至接收电路463-464。接收电路463-464、PMA电路441、解码电路443和PCS电路444对由串行信号D1-D2表示的数据执行相同功能以生成数据信号D3-D7，如本文所述由接口电路430对数据信号B1-B7所执行的。在一个实施例中，基于由数据信号D7表示的数据生成信号E1-E4中的一个或多个信号。

在一些实施例中，PIC裸片102使用与接口电路430和444与一个或多个外部设备交换数据所用的数据通信协议不同的数据通信协议来通过光学网络与一个或多个外部设备交换数据。在示例性实施例中，以每秒400吉比特的以太网标准，通过光学网络在PIC裸片102与一个或多个外部设备之间交换数据，并且接口电路430和440以每秒100吉比特的速率通过电以太网标准总线与一个或多个外部设备交换数据。在该实例中，每个电路451-454和461-464都以每秒25吉比特的数据率传输去向/来自EIC裸片403的数据。

控制电路411基于由线路质量监控电路104生成的线路质量控制信号LQC生成编码和解码控制信号EDCX。控制信号EDCX中的一个或多个信号被提供给编码电路432、解码电路433、编码电路442和解码电路443中的每一个。编码电路432和解码电路433选择FEC码，用于分别基于控制信号EDCX的第一子集的值编码和解码由数据信号A2和B5表示的数据。编码电路442和解码电路443选择FEC码，用于基于控制信号EDCX的第二子集的值分别编码和解码由数据信号C2和D5表示的数据。控制电路411通过基于由信号LQC的变化表示的信号L1-L4的线路质量的变化调整信号EDCX的对应第一子集和第二子集，来改变电路432和433使用的FEC码和/或电路442和443使用的FEC码。

在可选实施例中，系统401中的PIC裸片102用具有嵌入式FEC编码和解码电路的PIC裸片202来代替。在一些情况下，由编码电路112和解码电路113以及由编码电路220A-220D和解码电路221A-221D提供的前向纠错(FEC)不具有足够的FEC能力来实现系统401中的期望比特误码率性能。在一个实施例中，接口电路430包括被设计为分裂为两个KR4FEC码的KP4里德-所罗门(RS)FEC码。作为实例，编码电路432可以被划分为两个独立的编码电路，使得两个编码电路中的每一个都对由信号A2表示的编码数据的不同部分执行纠错编码。

在另一实施例中，编码电路432和解码电路433可以使用单个KR4FEC码执行FEC编码和解码。可选地，KR4FEC码可以划分为两个较小FEC码(它们具有相同的奇偶校验比)，即从RS(544，514)到两倍(2x)(272，257)。在共同受让的美国专利8,977,938中公开了该技术，其内容结合于此作为参考。例如，在PIC裸片102被系统401中的PIC裸片202替代的实施例中，如果KP4FEC码被分裂为两个KR4FEC码，则一个KR4FEC码可以被电接口电路430使用，并且另一个KR4FEC码可以被PIC裸片202使用。

图5是示出根据本发明实施例的与改变由编码电路用于生成编码数据的前向纠错(FEC)码相关联的操作的流程图。在操作501中，编码电路使用第一前向纠错码生成表示编码数据的第一数据信号。在操作502中，线路质量监控电路使用监控第二数据信号的眼监控电路生成第二数据信号的线路质量的指示。在操作503中，控制电路使编码电路响应于第二数据信号的线路质量的指示的变化使用第二前向纠错码在第一数据信号中生成编码数据。

尽管本文以特定顺序描述了操作方法，但应该理解，可以在所述操作之间执行其他操作，所述操作可以被调整使得它们发生在不同时间，或者所述操作可以分布在系统中，使得在与处理相关联的各个间隔处发生处理操作。

前面为了说明和描述的目的而呈现了本发明示例性实施例的描述。前面的描述不是排他性的或者将本发明限于所公开的实例。在一些情况下，可以在不使用所阐述其他特征的情况下使用本发明的特征。在不背离本发明的范围的情况下，可以根据上述教导进行许多修改、替换和变化。