P-SSHI有源整流电路及自供电电子设备

摘要

本发明涉及一种P‑SSHI有源整流电路及自供电电子设备。该电路包括储能电容(C

说明书

技术领域

本发明涉及集成电路技术领域，特别涉及一种P-SSHI有源整流电路及自供电电子设备。

背景技术

获取周围环境中能量，可以让低功耗的电子产品实现自供电。由振动产生的能量因其能量密度大，转换效率高，成为了能量获取的主要来源。振动能量的转化主要有三种典型的方法：电磁感应，静电效应以及压电效应。其中压电能量获取受到越来越多的重视。

由压电元件（Piezoelectric device,简称PD）产生的信号为交流信号，要经过整流滤波后转化成直流信号提供给后级电路。请参见图1，图1为现有技术的整流器电路的结构示意图，该整流器电路10包括能量获取电路11，全桥整流电路13和储能电容C_L。该全桥整流电路13中四个二极管(D1、D2、D3和D4)是两两导通(D1和D4、D2和D3)，当节点P与节点N之间的电压差V_P-V_N≥2V_G+V_OUT（V_G是二极管的导通压降），二极管D₁和D₄导通，反之，当V_N-V_P≥2V_G+V_OUT，二极管D₂和D₃导通，通过全桥整流后得到输出端的直流信号。

压电元件产生的能量微弱，一般在μW量级。一方面，上述整流电路10的能量获取电路11中，压电元件的内部电容在充放电时，电流流向地(GND)而没有给电容C_P充电，导致较大的能量损耗；另一方面，由于全桥整流电路13中二极管(D1、D2、D3和D4)的导通压降产生的能量损耗尤为显著，严重影响了能量转化效率。因此，如何设计一种高效的整流电路就变得极其重要。

发明内容

因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种P-SSHI有源整流电路及自供电电子设备。

具体地，本发明一个实施例提出的一种P-SSHI有源整流电路，包括储能电容(C_L)、接地端(GND)及输出端(V_OUT)，所述储能电容(C_L)电连接在所述输出端(V_OUT)和所述接地端(GND)之间；其中，所述电路还包括P-SSHI电路(21)、第一选通电路(D₁)、第二选通电路(D₂)、第三选通电路(D₃)及第四选通电路(D₄)；

其中，所述P-SSHI电路(21)包括第一电感(L_F)、第一二极管(D_S1)、第二二极管(D_S2)、第一开关(S₁)及第二开关(S₂)；所述第一电感(L_F)一端电连接至压电元件的第一输出端(P)且另一端分别电连接至所述第一二极管(D_S1)的正极和所述第二二极管(D_S2)的负极；所述第一开关(S₁)和所述第二开关(S₂)的一端均电连接至所述压电元件的第二输出端(N)且另一端分别对应电连接所述第一二极管(D_S1)的负极和所述第二二极管(D_S2)的正极；

所述第一选通电路(D₁)和所述第三选通电路(D₃)串接后电连接在所述输出端(V_OUT)和接地端(GND)之间；所述第二选通电路(D₂)和所述第四选通电路(D₄)串接后电连接在所述输出端(V_OUT)和接地端(GND)之间；

所述压电元件的第一输出端(P)电连接至所述第一选通电路(D₁)和所述第三选通电路(D₃)串接后形成的节点处；所述压电元件的第二输出端(N)电连接至所述第二选通电路(D₂)和所述第四选通电路(D₃)串联后形成的节点处。

在本发明的一个实施例中，所述第一选通电路(D₁)、所述第二选通电路(D₂)、所述第三选通电路(D₃)及所述第四选通电路(D₄)为二极管。

在本发明的一个实施例中，所述第一选通电路(D₁)、所述第二选通电路(D₂)、所述第三选通电路(D₃)及所述第四选通电路(D₄)均包括比较器(COMP)和开关器件。

在本发明的一个实施例中，所述开关器件为晶体管(M_S)。

在本发明的一个实施例中，所述第一选通电路(D₁)包括第一比较器(COMP₁)和第一晶体管(M_SP1)；所述第一比较器(COMP₁)的同相端电连接至所述第一晶体管(M_SP1)的源极且反相端电连接至所述第一晶体管(M_SP1)的漏极，所述第一比较器(COMP₁)的两个输入端分别电连接逻辑控制信号V_COMP和V_OFF且输出端电连接至所述第一晶体管(M_SP1)的栅极；所述第一晶体管(M_SP1)的源极电连接至输出端(V_OUT)且漏极电连接至所述压电元件的第一输出端(P)。

在本发明的一个实施例中，所述第二选通电路(D₂)包括第二比较器(COMP₂)和第二晶体管(M_SP2)；所述第二比较器(COMP₂)的同相端电连接至所述第二晶体管(M_SP2)的源极且反相端电连接至所述第二晶体管(M_SP2)的漏极，所述第二比较器(COMP₂)的两个输入端分别电连接逻辑控制信号V_COMPINV和V_OFFINV且输出端电连接至所述第二晶体管(M_SP2)的栅极；所述第二晶体管(M_SP2)的源极电连接至输出端(V_OUT)且漏极电连接至所述压电元件的第二输出端(N)。

在本发明的一个实施例中，所述第三选通电路(D₃)包括第三比较器(COMP₃)和第三晶体管(M_SN1)；所述第三比较器(COMP₃)的同相端电连接至输入信号V_REF且反相端电连接至所述第三晶体管(M_SN1)的漏极，所述第三比较器(COMP₃)的两个输入端分别电连接逻辑控制信号V_COMP和V_OFF且输出端(OUT1)电连接逻辑控制输入信号；所述第三晶体管(M_SN1)的栅极电连接至逻辑控制输出信号(G1)、源极电连接至接地端(GND)且漏极电连接至所述压电元件的第一输出端(P)。

在本发明的一个实施例中，所述第四选通电路(D₄)包括第四比较器(COMP₄)和第四晶体管(M_SN2)；所述第四比较器(COMP₄)的同相端电连接至输入信号V_REF且反相端电连接至所述第四晶体管(M_SN2)的漏极，所述第四比较器(COMP₄)的两个输入端分别电连接逻辑控制信号V_COMPINV和V_OFFINV且输出端(OUT2)电连接逻辑控制输入信号；所述第四晶体管(M_SN2)的栅极电连接至逻辑控制输出信号(G2)，源极电连接至接地端(GND)且漏极电连接至所述压电元件的第二输出端(N)。

在本发明的一个实施例中，所述电路还包括负载电阻(R_L)，所述负载电阻(R_L)电连接在所述输出端(V_OUT)和接地端(GND)之间。

本发明另一个实施例提出的一种自供电电子设备，包括压电元件和整流电路，其中，所述整流电路为上述任一实施例所述的P-SSHI有源整流电路。

本发明实施例，对于压电元件内部的能量损耗，通过在压电元件后接并联同步开关电感电路(parallel synchronized switch harvesting on inductor,简称P-SSHI)来提高能量获取效率；对于传统二极管带来的能量损耗，通过采用基于失调校准技术比较器的有源二极管，以此来获得高的能量转化效率。

通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。

附图说明

下面将结合附图，对本发明的具体实施方式进行详细的说明。

图1为现有技术的整流器电路的示意图；

图2为本发明实施例的一种P-SSHI有源整流电路的示意图；

图3为本发明实施例的一种P-SSHI电路的示意图；

图4为本发明实施例的第一选通电路(D₁)和第二选通电路(D₂)的示意图；

图5为本发明实施例的第三选通电路(D₃)和第四选通电路(D₄)的示意图；

图6为本发明实施例的另一种P-SSHI有源整流电路的示意图；

图7为本发明实施例的一种开关控制电路的示意图；

图8为本发明实施例的一种时钟分频电路的示意图；

图9为本发明实施例的一种基于采用失调校准技术的比较器的电路示意图；

图10为本发明实施例的一种开关控制的仿真波形示意图；

图11为本发明实施例的一种基于采用失调校准技术的比较器的仿真波形示意图；

图12为现有技术的全桥整流电路与本发明实施例中的P-SSHI有源整流电路中内部电容电压V_F的波形的对比示意图；

图13为现有技术的全桥整流电路与本发明实施例中的P-SSHI有源整流电路的输出电压的对比示意图；

图14为现有技术的全桥整流电路与本发明实施例中的P-SSHI有源整流电路在电感L_F=22μH和L_F=820μH时的输出功率对比示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

实施例一

基于上述技术缺陷，可以通过优化整流电路的结构来降低能量损耗，提高转化效率。首先，在能量获取电路中，通过并联同步开关电感电路的方式，通过精确的开关控制来提高能量获取效率；其次，在全桥整流电路中，使用基于采用失调校准技术的有源二极管提升能量转化效率，从而提高整个电路的能量利用效率。

需要进一步说明的是，对于该全桥整流电路中的普通二极管，因为导通压降太高，工艺偏差太大，寄生效应明显；因此可以采用二极管连接方式的MOS管作为整流元件。但是，虽然二极管连接方式的MOS管的性能优于普通二极管，但是MOS管的阈值电压V_TH也会消耗很大一部分压降，对于压电能量获取，环境中的振动频率一般都在1kHz以下，因此，本发明采用基于比较器的有源二极管代替二级管连接方式的MOS管，以降低MOS二极管导通压降，从而提高整流器的效率。

请一并参见图2和图3，图2为本发明实施例的一种P-SSHI有源整流电路的结构示意图；图3为本发明实施例的一种P-SSHI电路的示意图；该P-SSHI有源整流电路20包括储能电容(C_L)、接地端(GND)及输出端(V_OUT)，储能电容(C_L)电连接在输出端(V_OUT)和接地端(GND)之间；其中，电路还包括P-SSHI电路(21)、第一选通电路(D₁)、第二选通电路(D₂)、第三选通电路(D₃)及第四选通电路(D₄)；

其中，P-SSHI电路(21)包括第一电感(L_F)、第一二极管(D_S1)、第二二极管(D_S2)、第一开关(S₁)及第二开关(S₂)；第一电感(L_F)一端电连接至压电元件的第一输出端(P)且另一端分别电连接至第一二极管(D_S1)的正极和第二二极管(D_S2)的负极；第一开关(S₁)和第二开关(S₂)的一端均电连接至压电元件的第二输出端(N)且另一端分别对应电连接第一二极管(D_S1)的负极和第二二极管(D_S2)的正极；

第一选通电路(D₁)和第三选通电路(D₃)串接后电连接在输出端(V_OUT)和接地端(GND)之间；第二选通电路(D₂)和第四选通电路(D₄)串接后电连接在输出端(V_OUT)和接地端(GND)之间；

压电元件的第一输出端(P)电连接至第一选通电路(D₁)和第三选通电路(D₃)串接后形成的节点处；压电元件的第二输出端(N)电连接至第二选通电路(D₂)和第四选通电路(D₃)串联后形成的节点处。

具体地，第一选通电路(D₁)、第二选通电路(D₂)、第三选通电路(D₃)及第四选通电路(D₄)为二极管。

或者，第一选通电路(D₁)、第二选通电路(D₂)、第三选通电路(D₃)及第四选通电路(D₄)均包括比较器(COMP)和开关器件。且该开关器件可以为晶体管(M_S)。

另外，请参见图4，图4为本发明实施例的第一选通电路(D₁)和第二选通电路(D₂)的示意图；第一选通电路(D₁)包括第一比较器(COMP₁)和第一晶体管(M_SP1)；第一比较器(COMP₁)的同相端电连接至第一晶体管(M_SP1)的源极且反相端电连接至第一晶体管(M_SP1)的漏极，第一比较器(COMP₁)的两个输入端分别电连接逻辑控制信号V_COMP和V_OFF且输出端电连接至第一晶体管(M_SP1)的栅极；第一晶体管(M_SP1)的源极电连接至输出端(V_OUT)且漏极电连接至压电元件的第一输出端(P)。

第二选通电路(D₂)包括第二比较器(COMP₂)和第二晶体管(M_SP2)；第二比较器(COMP₂)的同相端电连接至第二晶体管(M_SP2)的源极且反相端电连接至第二晶体管(M_SP2)的漏极，第二比较器(COMP₂)的两个输入端分别电连接逻辑控制信号V_COMPINV和V_OFFINV且输出端电连接至第二晶体管(M_SP2)的栅极；第二晶体管(M_SP2)的源极电连接至输出端(V_OUT)且漏极电连接至压电元件的第二输出端(N)。

请参见图5，图5为本发明实施例的第三选通电路(D₃)和第四选通电路(D₄)的示意图；第三选通电路(D₃)包括第三比较器(COMP₃)和第三晶体管(M_SN1)；第三比较器(COMP₃)的同相端电连接至输入信号V_REF且反相端电连接至第三晶体管(M_SN1)的漏极，第三比较器(COMP₃)的两个输入端分别电连接逻辑控制信号V_COMP和V_OFF且输出端(OUT1)电连接逻辑控制输入信号；第三晶体管(M_SN1)的栅极电连接至逻辑控制输出信号(G1)、源极电连接至接地端(GND)且漏极电连接至压电元件的第一输出端(P)。

第四选通电路(D₄)包括第四比较器(COMP₄)和第四晶体管(M_SN2)；第四比较器(COMP₄)的同相端电连接至输入信号V_REF且反相端电连接至第四晶体管(M_SN2)的漏极，第四比较器(COMP₄)的两个输入端分别电连接逻辑控制信号V_COMPINV和V_OFFINV且输出端(OUT2)电连接逻辑控制输入信号；第四晶体管(M_SN2)的栅极电连接至逻辑控制输出信号(G2)，源极电连接至接地端(GND)且漏极电连接至压电元件的第二输出端(N)。

可选地，该电路20还包括负载电阻(R_L)，负载电阻(R_L)电连接在输出端(V_OUT)和接地端(GND)之间。

本发明实施例，通过在压电元件后接并联同步开关电感电路(parallel synchronized switch harvesting on inductor,简称P-SSHI)来提高能量获取效率；对于传统二极管带来的能量损耗，通过采用基于失调校准技术比较器的有源二极管，以此来获得高的能量转化效率。

另外，本发明还提供了一种自供电电子设备，包括压电元件和整流电路，其中，整流电路可以为该P-SSHI有源整流电路。

实施例二

本实施例在上述实施例的基础上，对本发明的P-SSHI有源整流电路进行详细描述。请参见图6，图6为本发明实施例的另一种P-SSHI有源整流电路的示意图；本发明应用于压电能量获取的高效P-SSHI有源整流电路60包括能量获取电路和有源全桥整流电路。其中，能量获取电路中包括压电元件的等效电路及P-SSHI电路。该压电元件的等效电路包括电流源(i_P)、电阻(R_P)和电容(C_P)。

本发明的P-SSHI有源整流电路的具体连接关系如下：

所述电流源（i_P）的一端与所述电容（C_P）的一端连接以及所述电阻（R_P）的一端连接到输出电压V_F的P端，所述电流源（i_P）的另一端与所述电容（C_P）的另一端连接以及所述电阻（R_P）的另一端连接到输出电压V_F的N端；所述电感（L_F）的一端与所述电阻（R_P）的一端连接，所述电感（L_F）的另一端与所述第一二极管（D_S1）的正极以及第二二极管（D_S2）的负极连接；所述第一二极管（D_S1）的负极与所述第一开关（S₁）的一端连接，所述第一开关（S₁）的另一端与输出电V_F的N端连接；所述第二二极管（D_S2）的正极与第二开关（S₂）的一端连接，所述第二开关（S₂）的另一端与V_F的N端连接。所述的电感（L_F）可以将所述电容（C_P）的电荷存储起来，并给所述电容（C_P）的反向注入电荷，尽可能降低能量的损失，提高能量转化效率。

所述有源全桥整流电路包括第一比较器（COMP₁）、第二比较器（COMP₂）、第三比较器（COMP₃）、第四比较器（COMP₄）、第一开关管（M_SP1）、第二开关管（M_SP2）、第三开关管（M_SN1）、第四开关管（M_SN2）、电容（C_L）、电阻（R_L）以及逻辑控制电路。

所述第一比较器（COMP₁）的同相端与所述第一晶体管（M_SP1）的源极连接，所述第一比较器（COMP₁）的反相端与第一晶体管（M_SP1）的漏极连接，所述第一比较器（COMP₁）输入接逻辑控制信号V_COMP和V_OFF,所述第一比较器（COMP₁）的输出端与所述第一晶体管（M_SP1）的栅极连接；所述第一晶体管（M_SP1）的源极与输出电压V_OUT连接，所述第一晶体管（M_SP1）的漏极与P端连接；所述第二比较器（COMP₂）的同相端与所述第二晶体管（M_SP2）的源极连接，所述第二比较器（COMP₂）的反相端与第二晶体管（M_SP2）的漏极连接，所述第二比较器（COMP₂）输入接逻辑控制信号V_COMPINV和V_OFFINV,所述第二比较器（COMP₂）的输出端与所述第二晶体管（M_SP2）的栅极连接；所述第二晶体管（M_SP1）的源极与输出电压V_OUT连接，所述第二晶体管（M_SP2）的漏极与N端连接；所述第三比较器（COMP₃）的同相端与输入信号V_REF连接，所述第三比较器（COMP₃）的反相端与第三晶体管（M_SN1）的漏极连接，所述第三比较器（COMP₃）输入接逻辑控制信号V_COMP和V_OFF,所述第三比较器（COMP₃）的输出OUT₁与逻辑控制输入连接;>SN1）的栅极与逻辑控制输出信号（G₁）连接，所述第三晶体管（M_SN1）的源极地连接，所述第三晶体管（M_SN1）的漏极与P端连接；所述第四比较器（COMP₄）的同相端与输入信号V_REF连接，所述第四比较器（COMP₄）的反相端与第四晶体管（M_SN2）的漏极连接，所述第四比较器（COMP₄）输入接逻辑控制信号V_COMPINV和V_OFFINV；所述第四比较器（COMP₄）的输出OUT₂与逻辑控制输入连接;>SN2）的栅极与逻辑控制输出信号（G₂）连接，所述第四晶体管（M_SN2）的源极地连接，所述第四开关管（M_SN2）的漏极与N端连接；所述电容（C_L）的一端与输出V_OUT连接，所述电容（C_L）的另一端与地连接；所述电阻（R_L）的一端与输出V_OUT连接，所述电阻（R_L）的另一端与地连接。

所述第一比较器（COMP₁）与第一晶体管（M_SP1）组成有源二极管，所述第二比较器（COMP₂）与第二晶体管（M_SP2）组成有源二极管。所述第三比较（COMP₃）的输出信号OUT₁与所述第四比较（COMP₄）的输出信号OUT₂接入逻辑控制电路，通过逻辑控制电路输出G₁控制所述第三晶体管（M_SN1）的栅极，逻辑控制电路输出G₂控制所述第四晶体管（M_SN2）的栅极。

请参见图7，图7为本发明实施例的一种开关控制电路的示意图；该开关控制电路包括第一比较器（CMP₁）、第二比较器（CMP₂）、或非门（NOR）以及时钟分频电路；其中，所述第一比较器（CMP₁）的反相端与输入电压V_P连接，所述第一比较器（CMP₂）的同相端与参考电压V_ref连接，所述第一比较器（CMP₁）的输出与或非门（NOR）的一端连接；所述第二比较器（CMP₂）的反相端与输入电压（V_N）连接，所述第二比较器（CMP₂）的同相端与参考电压V_ref连接，所述第一比较器（CMP₂）的输出与或非门（NOR）的另一端连接；所述或非门（NOR）的输出信号N_OUT与时钟分频电路输入连接；所述时钟分频电路输出信号S₁和S₂。所述第一比较器（CMP₁）接入输入参考电压V_ref和P端电压V_P进行比较，所述第二比较器（CMP₂）接入输入参考电压V_ref和N端电压V_N进行比较，经过所述或非门（NOR）和所述时钟分频电路输出开关信号S₁和S₂进行精确控制。

请参见图8，图8为本发明实施例的一种时钟分频电路的示意图；该时钟分频电路包括D触发器、第一反相器（INV₁）、第二反相器（INV₂）、第一与门（AND₁）以及第二与门（AND₂）。其中，所述D触发器的时钟信号clk与N_OUT连接，所述D触发器的输入D与所述D触发器的反相输出，所述D触发器的正相输出与所述第一与门（AND₁）的一端输入连接；所述第一反相器（INV₁）的输入与所述D触发器的时钟信号clk连接，所述第一反相器（INV₁）的输出与所述第二反相器（INV₂）的输入连接；所述第二反相器（INV₂）的输出与所述第二与门（AND₂）的一端连接；所述第一与门（AND₁）的另一端输入与所述第二与门（AND₂）的另一端输入以及D触发器的反相输出连接，所述第一与门（AND₁）输出信号S₁，所述第二与门（AND₂）输出信号S₂。

请参见图9，图9为本发明实施例的一种基于采用失调校准技术的比较器的电路示意图；该比较器包括第一晶体管（M_N1）、第二晶体管（M_N2）、第三晶体管（M_N3）、第四晶体管（M_N4）、第五晶体管（M_N5）、第六晶体管（M_N6）、第七晶体管（M_N7）、第八晶体管（M_P1）、第九晶体管（M_P2）、第十晶体管（M_P3）、第十一晶体管（M_P4）、第十二晶体管（M_P5）、第十三晶体管（M_P6）、第十四晶体管（M_P7）、第十五晶体管（M_P8）第十六晶体管（M_P9）、第一电容（C₁）、第二电容（C₂）以及反相器（INV₁）。

其中，所述第一晶体管（M_N1）的栅极与第二晶体管（M_N2）的栅极连接；所述第一晶体管（M_N1）的源极与地连接；所述第一晶体管（M_N1）的漏极与所述第八晶体管（M_P1）的漏极连接。

所述第二晶体管（M_N2）的栅极与第一晶体管（M_N1）的栅极以及输入信号I_BIAS连接；所述第二晶体管（M_N2）的漏极与第二晶体管（M_N2）的栅极连接；所述第二晶体管（M_N2）的源极与地连接。

所述第三晶体管（M_N3）的栅极与第二晶体管（M_N2）的栅极连接；所述第三晶体管（M_N3）的源极与地连接；所述第三晶体管（M_N3）的漏极与所述第十晶体管（M_P3）的漏极连接。

所述第四晶体管（M_N4）的栅极与第七晶体管（M_N7）的源极连接；所述第四晶体管（M_N4）的源极与地连接；所述第四晶体管（M_N4）的漏极与所述第十一晶体管（M_P4）的漏极连接。

所述第五晶体管（M_N5）的栅极与第四晶体管（M_N4）的漏极连接；所述第五晶体管（M_N5）的源极与地连接；所述第五晶体管（M_N5）的漏极与所述第九晶体管（M_P2）的漏极连接。

所述第六晶体管（M_N6）的栅极与第五晶体管（M_N5）的漏极连接；所述第六晶体管（M_N6）的源极与地连接；所述第六晶体管（M_N6）的漏极与输出OUT连接。

所述第七晶体管（M_N7）的栅极与输入V_OFF连接；所述第七晶体管（M_N7）的源极与所述第四晶体管（M_N4）的栅极连接；所述第七晶体管（M_N7）的漏极与所述第四晶体管（M_N4）的漏极连接。

所述第八晶体管（M_P1）的栅极与第九晶体管（M_P2）的栅极连接；所述第八晶体管（M_P1）的源极与V_OUT连接；所述第八晶体管（M_P1）的漏极与所述第一晶体管（M_N1）的漏极连接。

所述第九晶体管（M_P2）的栅极与第八晶体管（M_P1）的栅极连接；所述第九晶体管（M_P2）的源极与V_OUT连接；所述第九晶体管（M_P2）的漏极与所述第六晶体管（M_N6）的漏极连接。

所述第十晶体管（M_P3）的栅极与第十晶体管（M_P3）的漏极及第十一晶体管（M_P4）的栅极连接；所述第十晶体管（M_P3）的源极与所述第十二晶体管（M_P5）的漏极连接。

所述第十一晶体管（M_P4）的栅极与第十晶体管（M_P3）的栅极连接；所述第十一晶体管（M_P4）的源极与第四晶体管（M_N4）的漏极连接；所述第十晶体管（M_P3）的源极与所述第十五晶体管（M_P8）的漏极连接。

所述第十二晶体管（M_P5）的栅极与反相器（INV₁）的输出连接；所述第十二晶体管（M_P5）的源极与输入同向端（‐）连接；所述第十二晶体管（M_P5）的漏极与所述第十三晶体管（M_P6）的漏极连接。

所述第十三晶体管（M_P6）的栅极与第十四晶体管（M_P7）的栅极连接；所述第十三晶体管（M_P6）的源极与V_OUT连接；所述第十三晶体管（M_P6）的漏极与所述第十二晶体管（M_P5）的漏极连接。

所述第十四晶体管（M_P7）的栅极与第十三晶体管（M_P6）的栅极连接；所述第十四晶体管（M_P7）的源极与V_OUT连接；所述第十四晶体管（M_P7）的漏极与所述第十五晶体管（M_P8）的漏极连接。

所述第十五晶体管（M_P8）的栅极与反相器（INV₁）的输出连接；所述第十五晶体管（M_P6）的源极与输入反相端（+）连接；所述第十三晶体管（M_P6）的漏极与所述第十二晶体管（M_P5）的漏极连接。

所述第十六晶体管（M_P9）的栅极与第六晶体管（M_N6）的栅极连接；所述第十六晶体管（M_P6）的源极与V_OUT连接；所述第十三晶体管（M_P6）的漏极与输出OUT连接。

所述第一电容（C₁）的一端与所述第三晶体管（M_N3）的栅极连接；所述第一电容（C₁）的另一端与地连接。

所述第一电容（C₂）的一端与所述第四晶体管（M_N4）的栅极连接；所述第一电容（C₂）的另一端与地连接。

所述反相器（INV₁）的输入与V_COMP连接；所述反相器（INV₁）的输出与第十二晶体管（M_P5）的栅极连接。

在第一阶段，所述比较器输入信号V_OFF置高电位，所述第七晶体管（M_N7）导通，存储失调电压于所述第二电容（C₂）中。在第二阶段，所述比较器输入信号V_OFF置低电位，所述第七晶体管（M_N7）截止，所述第二电容（C₂）中的电压与所述第四晶体管（M_N4）的栅极连接，进行失调校准。

请参见图10，图10为本发明实施例的一种开关控制的仿真波形示意图； V_P是图2或者图6所示P端的电压波形，V_N是图2或者图6所示N端的电压波形，i_P是图2所示的正弦电流源信号波形，N_OUT是图8所示时钟分频电路的输入电压波形，S₁和S₂是图8所示时钟分频电路的输出电压波形。通过V_P和V_N来检测i_P极性的改变，在t₀时刻之前，i_P为正，V_P达到最大值，V_N接近但不超过图2所示晶体管的导通压降，N_OUT为低电位；t₀至t₁时刻，i_P由正值转为负值，V_N大于V_ref，N_OUT由低电位转为高电位，开关S₁导通，形成C_P-L_F-D_S1的振荡回路，V_F电压反转；t₁至t₂时刻，i_P给内部电容充电，N_OUT、S₁、S₂保持不变，V_F极性保持；t₂至t₃时刻，V_P由正值变为负值，且V_P小于V_ref，N_OUT由高电位转为低单位，开关S₁截止。反之，当i_P由负值转为正值时，形成C_P-D_S2-L_F的振荡回路。

请参见图11，图11为本发明实施例的一种基于采用失调校准技术的比较器的仿真波形示意图；V_OFF是图9所示的输入失调校准信号波形，V_COMP是图9所示比较器的比较控制波形，OUT是比较器的输出波形。在第一阶段V_OFF信号置高电平，存储失调电压，第二阶段V_OFF信号置低电平，V_COMP信号置高电平，进行失调电压校准，比较器进行比较。

请参见图12，图12为现有技术的全桥整流电路与本发明实施例中的P-SSHI有源整流电路中内部电容电压V_F的波形的对比示意图；通过仿真波形可以看出，全桥整流电路和P-SSHI有源整流电路相比，电压达到稳定的时间更长。全桥整流电路中电容两端电压最大为3V，P-SSHI有源整流电路中电容两端电压最大可以达到5V，是全桥整流电路的1.67倍。

请参见图13，图13为现有技术的全桥整流电路与本发明实施例中的P-SSHI有源整流电路的输出电压的对比示意图；全桥式整流电路的输出电压为1.5V，而P-SSHI有源整流电路输出电压能够达到3.6V，全桥式整流电路输出电压提高了2.4倍。

请参见图14，图14为现有技术的全桥整流电路与本发明实施例中的P-SSHI有源整流电路在电感L_F=22μH和L_F=820μH时的输出功率对比示意图。全桥式整流电路在输出电压为1.1V时能够达到最大的输出功率，其最大的输出功率为13μW。P-SSHI有源整流电路在L=22μH时，在输出电压为2.4V时达到最大功率38μW，相比基本的全桥式整流电路的最大功率提高了约2.9倍，而在L=820μH时，在输出电压为3.1V时达到最大的输出功率65μW，相比基本的全桥式整流电路提高了约5倍。

综上所述，本文中应用了具体个例对本发明P-SSHI有源整流电路及自供电电子设备的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。