三轴数控系统高速高精度小线段插补协处理器

摘要

本发明公开了一种三轴数控系统高速高精度小线段插补协处理器，其组成及连接方案是：由几何特征提取单元、规划约束单元、规划元生成单元、运动规划单元、路径插补单元连接形成数据处理流水线实现并行处理。协处理器通过数据读写接口与数控系统中央处理器连接进行数据的交换，构成多处理器并行处理系统。三轴数控小线段加工所需的插补相关运算均在协处理器内高速运行。小线段插补协处理器采用专用硬件逻辑电路实现，可以明显加速算法的执行。插补协处理器本身功能专一，因而结构精简，可部署在数控系统已有的可编程FPGA芯片内，从而降低了系统的总体成本。

说明书

技术领域

本发明属于数控机械加工领域，具体涉及到三轴数控系统加工中小线段插补技术处理装置。

背景技术

在高速加工中心、雕铣机等三轴数控加工应用中，具有复杂曲面的零件加工程序常常包含大量的连续小线段直线移动命令。为了提升曲面加工的精度和光滑性，可以增多小线段的数量，但这样会大幅增加数控系统的运算负担。另外，在高速加工的插补运算中，为了提高加工效率和减少震动冲击等目的，需要采用前瞻预读和平滑加减速算法，这样就进一步增加了实时运算量。如西门子、FANUC、三菱等国际上具有高性能小线段加工处理能力的数控系统，均采用高性能的中央处理器及高速存储器，以提高小线段插补运算软件的处理能力。但是数控系统是典型的多任务系统，控制器不但要处理插补运算，还需要同时进行程序指令的译码、PLC逻辑运算、伺服控制、人机交互、现场总线通信、程序传输与管理等诸多软件功能，这将使得分配到插补运算的处理资源受到很大约束，限制了高速高精度小线段加工的处理性能。此外，采用高性能中央处理器的数控平台会导致生产和使用成本高昂。基于此，本发明的提出可以低成本硬件的基础上，提高数控系统小线段加工程序的处理性能的装置。

发明内容

本发明的目的是，提供一种面向三轴数控加工系统的高速高精度小线段插补协处理器，以提高三轴数控系统高速小线段插补运算性能，降低系统成本。

为实现上述目的，本发明的技术方案如下：

三轴数控系统高速高精度小线段插补协处理器，包括：数据读写接口、指令寄存器、状态寄存器、输入缓冲区、配置寄存器、小线段缓冲区、插补输出缓冲区、控制单元、几何特征提取单元、规划约束单元、规划元生成单元、运动规划单元、路径插补单元、规划元缓冲区等。

其连接组成方案是：指令寄存器、状态寄存器、输入缓冲区、配置寄存器和输出缓冲区通过数据读写接口与数控系统中央处理器连接；几何特征提取单元、规划约束单元、规划元生成单元、运动规划单元、路径插补单元依次连接形成数据处理流水线实现并行处理；输入缓冲区与几何特征提取单元连接以读取输入的小线段数据；路径插补单元与插补输出缓冲区连接以写入插补结果；规划元生成单元、路径插补单元和小线段缓冲区连接进行小线段数据的存储与交换；规划元生成单元、运动规划单元、路径插补单元和规划元缓冲区连接进行规划元数据的存储与交换。

在小线段缓冲区内部，存储着小线段队列；在规划元缓冲区内部，存储着规划元队列。

上述三轴数控系统高速高精度小线段插补协处理器的运行方法，包含以下处理步骤：

S1：初始化，控制单元将状态寄存器中缓冲区空闲标志位置1，插补完成标志位置1；清空指令寄存器。

S2：控制单元等待数控系统中央处理器向指令寄存器写入指令；若是执行插补指令，则进入步骤S3；若是初始化指令，则进入步骤S1。

S3：控制单元将状态寄存器(3)中插补完成标志位清0。

S4：控制单元同步启动数据处理流水线上的几何特征提取单元、规划约束单元、规划元生成单元、运动规划单元、路径插补单元。

S5：数据处理流水线上各单元执行一次计算与逻辑处理，完成后各单元暂停。

S6：控制单元更新状态寄存器中缓冲区空闲标志位，若输入缓冲区、小线段缓冲区和规划元缓冲区均未满，则标志位置1；否则，清0。

S7：控制单元将状态寄存器中的插补完成标志位置1，清空指令寄存器。

S8：返回步骤S2。

几何特征提取单元在步骤S5中的一次计算与逻辑处理进一步包括以下步骤：

S5-9-1：检测缓冲区空闲标志位，若该标志位为0，则几何特征提取单元自动停止。

S5-9-2：检测输入缓冲区中是否有数控系统中央处理器新写入的小线段数据；若没有新写入的小线段数据，则几何特征提取单元自动停止。

S5-9-3：从输入缓冲区中读取一条小线段的数据。

S5-9-4：计算读入小线段的几何特征数据。

S5-9-5：将含有几何特征的小线段数据输出到规划约束单元。

S5-9-6：几何特征提取单元自动停止。

规划约束单元在步骤S5中的一次计算与逻辑处理进一步包括以下步骤：

S5-10-1：检测是否从几何特征提取单元输入了新的小线段数据；若没有新输入的小线段数据，则规划约束单元自动停止。

S5-10-2：读取新输入的小线段数据。

S5-10-3：根据配置寄存器中的规划约束参数计算小线段的规划约束条件。

S5-10-4：将含有规划约束条件的小线段数据输出到规划元生成单元。

S5-10-5：规划约束单元自动停止。

规划元生成单元在步骤S5中的一次计算与逻辑处理进一步包括以下步骤：

S5-11-1：检测是否从规划约束单元输入了新的小线段数据；若没有新输入的小线段数据， 则将规划元更新标志位清0，进入步骤S5-11-5。

S5-11-2：将规划元更新标志位置1。

S5-11-3：判断是否满足连续运动条件；若小线段队列为空，则直接判定不满足连续运动条件。否则，读取小线段队列尾部小线段数据，并与从规划约束单元输入的小线段数据进行比较，判断这两条相连的小线段是否满足连续运动条件。

S5-11-4：若满足连续运动条件，则读取规划元队列尾部的规划元数据，将小线段添加到该规划元上，并更新规划元队列尾部的规划元数据。若不满足连续运动条件，则生成一个含有新输入的小线段的新规划元数据，并添加到规划元队列尾部。

S5-11-5：将规划元更新标志位输出到运动规划单元。

S5-11-6：规划元生成单元自动停止。

运动规划单元在步骤S5中的一次计算与逻辑处理进一步包括以下步骤：

S5-12-1：若规划元队列空，则运动规划单元自动停止；

S5-12-2：检测来自规划元生成单元(11)的规划元更新标志位；若该位为1，则根据配置寄存器中的规划约束参数对规划元队列重新进行一次反向规划。

S5-12-3：根据配置寄存器中的规划约束参数和反向规划结果，对规划元队列头部的规划元进行正向规划。

S5-12-4：将正向规划结果输出到路径插补单元。

S5-12-5：运动规划单元自动停止。

路径插补单元在步骤S5中的一次计算与逻辑处理进一步包括以下步骤：

S5-13-1：读取配置寄存器中插补数量参数n和插补周期参数。

S5-13-2：检测是否从路径插补单元输入了正向规划结果；若没有输入正向规划结果，则向插补输出缓冲区写入n个最后一次插补的坐标，路径插补单元自动停止。

S5-13-3：根据插补周期参数、正向规划结果对小线段队列头部的小线段数据进行n次数据采样插补，计算得到n个时刻插补坐标。

S5-13-4：向插补输出缓冲区写入计算的n个时刻插补坐标。

S5-13-5：删除小线段缓冲区和规划元缓冲区14中已完成插补的部分。

S5-13-6：路径插补单元自动停止。

本发明的优点以及产生的有益效果在于：

(1)三轴数控小线段加工所需的插补相关运算均在协处理器内高速运行，不占用数控系统中央处理器的资源。协处理器与中央处理器同时执行不同的任务，构成了多处理器并行处理系统，提高了数控系统小线段加工程序的处理性能。

(2)小线段插补协处理器采用专用硬件逻辑电路实现，相比采用软件的插补方法，可以明显加速算法的执行。处理器采用流水线方式实现多个小线段的并行计算，能够成倍提高计算性能。

(3)应用小线段插补协处理器的数控系统，降低了对中央处理器性能的需求，可采用价格更为低廉的中央处理器。而插补协处理器本身功能专一，因而结构精简，可部署在数控系统已有的可编程FPGA芯片内，从而降低了系统的总体成本。

附图说明

图1是本发明的小线段插补协处理器硬件架构框图。

图2是本发明的数控系统硬件连接原理图。

图3是本发明的几何特征提取原理图。

图4是本发明的规划元生成原理图。

图5是本发明的运动规划曲线示意图。

图6是本发明的前瞻运动规划原理图。

具体实施方式

以下结合附图并通过实施例对本发明的组成方案，以及协处理器的运行方法作进一步的说明。

需要说明的是下述实施例是叙述性的，而非限定性的，本发明所涵盖的内容并不限于下述实施例。

本实施例以含有X、Y、Z三个相互垂直轴的数控铣床的应用为例。

三轴数控系统高速高精度小线段插补协处理器，其组成方案是：指令寄存器2、状态寄存器3、输入缓冲区4、配置寄存器5和插补输出缓冲区7通过数据读写接口1与数控系统中央处理器连接；几何特征提取单元9、规划约束单元10、规划元生成单元11、运动规划单元12、路径插补单元13依次连接形成数据处理流水线实现并行处理；输入缓冲区4与几何特征提取单元9连接以读取输入的小线段数据；路径插补单元13与插补输出缓冲区7连接以写入插补结果；规划元生成单元11、路径插补单元13和小线段缓冲区6连接进行小线段数据的存储与交换；规划元生成单元11、运动规划单元12、路径插补单元13和规划元缓冲区14连接进行规划元数据的存储与交换(如图1)。

在具体实施例的数控系统硬件方案中，数控系统的中央处理器15与可编程FPGA芯片20连接。FPGA芯片包含数控系统固有的控制接口逻辑，包含进给轴控制接口17、主轴控制接口18和机床IO控制接口19。FPGA芯片还包含了所述的小线段插补协处理器16。FPGA内部的上述四个组件均通过总线分别与数控系统的中央处理器15进行连接。芯片中的进给轴控制接 口与进给伺服电机21连接；主轴控制接口与主轴电机22连接；机床IO控制接口与继电器、电磁阀、传感器组件23连接(如图2)。

FPGA芯片内部各组件均采用硬件描述语言编写，并转换为FPGA内部的硬件逻辑电路。其中，小线段协处理器的硬件逻辑也在该FPGA芯片内部实现，无需增加额外芯片。协处理器内部的输入缓冲区4、小线段缓冲区6、插补输出缓冲区7和规划元缓冲区14中的数据存储区域由FPGA内的RAM块资源实现，其他模块可用通用逻辑资源实现。

在小线段缓冲区6内部，存储着小线段队列；在规划元缓冲区14内部，存储着规划元队列。小线段队列中的元素是每一条小线段的数据，包括起始点和终止点的位置坐标、编程速度、几何特征数据、规划约束数据。规划元队列中的元素是每一个规划元的数据，包括规划元的长度、规划约束数据、规划元包含的小线段范围。

三轴数控系统高速高精度小线段插补协处理器的运行方法，包含以下处理步骤：

(1)

S1：初始化，控制单元8将状态寄存器3中缓冲区空闲标志位置1，插补完成标志位置1；清空指令寄存器。

S2：控制单元等待数控系统中央处理器向指令寄存器写入指令；若是执行插补指令，则进入步骤S3；若是初始化指令，则进入步骤S1。

S3：控制单元将状态寄存器中插补完成标志位清0。

S4：控制单元同步启动数据处理流水线上的几何特征提取单元9、规划约束单元10、规划元生成单元11、运动规划单元12、路径插补单元13。

S5：数据处理流水线上各单元执行一次计算与逻辑处理，完成后各单元暂停。

S6：控制单元更新状态寄存器3中缓冲区空闲标志位，若输入缓冲区4、小线段缓冲区6和规划元缓冲区14均未满，则标志位置1；否则，清0。

S7：控制单元将状态寄存器3中的插补完成标志位置1，清空指令寄存器。

S8：返回步骤S2。

如图1所示，在小线段插补协处理器内部，每条小线段的数据将依次通过几何特征提取单元9、规划约束单元10、规划元生成单元11、运动规划单元12、路径插补单元13组成的数据处理流水线进行分步骤的计算处理，最终生成插补数据。前一个单元的处理结果成为下一个单元的数据输入，各单元并行、独立进行计算，使得协处理器可以同时处理连续的多条小线段。

(2)几何特征提取单元9在步骤S5中的一次计算与逻辑处理进一步包括以下步骤：

S5-9-1：检测缓冲区空闲标志位，若该标志位为0，则几何特征提取单元9自动停止。

S5-9-2：检测输入缓冲区4中是否有数控系统中央处理器新写入的小线段数据；若没有新写入的小线段数据，则几何特征提取单元自动停止。

S5-9-3：从输入缓冲区4中读取一条小线段的数据。

S5-9-4：计算读入小线段的几何特征数据。

图3是本实施例中小线段的几何特征数据的计算原理。若输入的某段小线段起始点为P_i，终止点为P_i+1，计算出的小线段的几何特征数据包括：长度单位方向向量>

S5-9-5：将含有几何特征的小线段数据输出到规划约束单元10。

S5-9-6：几何特征提取单元9自动停止。

(3)规划约束单元10在步骤S5中的一次计算与逻辑处理进一步包括以下步骤：

S5-10-1：检测是否从几何特征提取单元9输入了新的小线段数据；若没有新输入的小线段数据，则规划约束单元10自动停止。

S5-10-2：读取新输入的小线段数据。

S5-10-3：根据配置寄存器中的规划约束参数计算小线段的规划约束条件。

本实施例中，小线段的规划约束条件包括小线段目标运动速度v_ti和转角位置速度限制v_ci。配置寄存器中规划约束参数中指定了最大向心加速度为A_cm,X、Y、Z各轴速度允许的最大阶跃量分别为△v_mx，△v_my和△v_mz。若小线段的编程速度为v_p,方向改变量为>

S5-10-4：将含有规划约束条件的小线段数据输出到规划元生成单元11。

S5-10-5：规划约束单元自动停止。

(4)规划元生成单元11在步骤S5中的一次计算与逻辑处理进一步包括以下步骤：

S5-11-1：检测是否从规划约束单元10输入了新的小线段数据；若没有新输入的小线段数据，则将规划元更新标志位清0，进入步骤S5-11-5。

S5-11-2：将规划元更新标志位置1。

S5-11-3：判断是否满足连续运动条件；若小线段队列为空，则直接判定不满足连续运动条件。否则，读取小线段队列尾部小线段数据，并与从规划约束单元10输入的小线段数据进行比较，判断这两条相连的小线段是否满足连续运动条件。

本例中两条相连的小线段连续性判断条件为：两条相连的小线段的目标运动速度v_ti相等，且该目标运动速度v_ti小于两小线段间的转角位置速度限制v_ci。

S5-11-4：若满足连续运动条件，则读取规划元队列尾部的规划元数据，将小线段添加到该规划元上，并更新规划元队列尾部的规划元数据。若不满足连续运动条件，则生成一个含有新输入的小线段的新规划元数据，并添加到规划元队列尾部。

如图4所示，规划元是运动速度规划的基本单位，某个规划元包含一条或多条连续的小线段。图4中，B1-B13是13条小线段，U1和U2是2个规划元，分别包含B1-B8段及B9-B13段。图4中，在读入B1和B9时，因不满足连续性条件，生成了U1和U2；在读入其他小线段时，不生成新的规划元，仅更新规划元数据。规划元的数据，包括规划元的长度、规划约束数据、规划元包含的小线段范围。

S5-11-5：将规划元更新标志位输出到运动规划单元12。

S5-11-6：规划元生成单元自动停止。

(5)运动规划单元12在步骤S5中的一次计算与逻辑处理进一步包括以下步骤：

S5-12-1：若规划元队列空，则运动规划单元12自动停止。

S5-12-2：检测来自规划元生成单元11的规划元更新标志位；若该位为1，则根据配置寄存器2中的规划约束参数对规划元队列重新进行一次反向规划。

如图5所示，本例中运动规划采用包含7个运动阶段的S型多项式加减速方式，其运动曲线由配置寄存器5中规划约束参数指定的最大加速度、最大加加速度，以及当前的起始速度和各运动段的时间参数T1～T7决定。

如图6所示，运动规划采用前瞻方式进行。反向规划的目的是，保证在规划元缓冲区范围内可以平稳减速到0，且各规划元均能满足规划约束。假设缓冲区内此时共有N个规划元，根据规划约束参数，从最后一个规划元U_N开始进行反向规划，直至获得到第一个规划元U₁的最大结束速度v_et。

S5-12-3：根据配置寄存器2中的规划约束参数和反向规划结果，对规划元队列头部的规划元进行正向规划。

运动规划单元为了后续插补环节做准备，需要提前计算出规划元的运动曲线的参数。本例中，对U₁进行正向规划，根据反向规划计算的v_et和规划约束参数，计算出T1～T7(见图5和图6)。

S5-12-4：将正向规划结果输出到路径插补单元13。

S5-12-5：运动规划单元自动停止。

(6)路径插补单元13在步骤S5中的一次计算与逻辑处理进一步包括以下步骤：

S5-13-1：读取配置寄存器(2)中插补数量参数n和插补周期参数。

S5-13-2：检测是否从路径插补单元13输入了正向规划结果；若没有输入正向规划结果，则向插补输出缓冲区7写入n个最后一次插补的坐标，路径插补单元自动停止。

S5-13-3：根据插补周期参数、正向规划结果对小线段队列头部的小线段数据进行n次数据采样插补，计算得到n个时刻插补坐标。

本例中，根据规划元的各运动段的时间参数T1～T7和S型加减速的规划约束参数即可确定运动曲线，再根据插补周期参数，可得到n个时刻的插补点在规划元上的位移。最后，根据规划元与小线段的对应关系，可计算出n个时刻插补点的坐标。

S5-13-4：向插补输出缓冲区7写入计算的n个时刻插补坐标。

S5-13-5：删除小线段缓冲区6和规划元缓冲区14中已完成插补的部分。

S5-13-6：路径插补单元自动停止。

(7)应用三轴数控系统小线段程序的插补流程为：

S100：数控系统的中央处理器15向小线段插补协处理器16上的配置寄存器5写入配置参数。

S101：中央处理器向小线段插补协处理器上的指令寄存器2写入初始化指令。

S102：中央处理器检测小线段插补协处理器上的状态寄存器3中的缓冲区空闲标志位，若该位为1，则向输入缓冲区4内写入新的小线段数据。

S103：中央处理器向小线段插补协处理器上的指令寄存器2写入执行插补指令。

S104：中央处理器等待小线段插补协处理器上的状态寄存器3中的插补完成标志位由0变为1，等待期间中央处理器可以执行其他任务。

S105：中央处理器从小线段插补协处理器上的插补输出缓冲区7读取插补结果。

S106：中央处理器将读取的插补结果中各轴坐标位置作为伺服电机指令，按照对应的插补时刻输出到各进给轴的伺服电机驱动器上，驱动各轴实现小线段运动。在各插补时刻的间隔，中央处理器可以执行其他任务。

本例中，中央处理器将插补输出缓冲区7的n个插补坐标数据读取到中央处理器的内部存储器中进行暂存，同时释放插补输出缓冲区，以接受新的插补输出数据。在电机控制周期到来时，中央处理器将内部暂存的对应该周期的插补数据输出到进给轴控制接口17，驱动X、Y、Z轴的进给伺服电机21执行运动。

S107：若小线段程序的插补未完成，则继续返回步骤S102。

中央处理器在执行小线段加工程序期间循环执行上述步骤S102-S107，可以实现连续 的小线段实时插补计算处理。

从本实施例可以看出，由于小线段协处理器的几何特征提取单元、规划约束单元、规划元生成单元、运动规划单元、路径插补单元采用数据处理流水线方式连接，使得各个单元可以同时对多个顺序相连的小线段进行并行化计算操作，提升了计算效率，实现了小线段加工程序的高速连续插补。小线段协处理器的全部硬件逻辑在数控系统的FPGA芯片内部实现，无需增加额外芯片。数控系统的中央处理器和小线段协处理器并行工作，小线段协处理器分担了复杂的高速高精度小线段插补任务，提升了三轴数控系统的整体性能。

本实施例仅对一种实现具体实现方案进行了描述。在具体实施中，各个单元实现的具体计算方法可在本发明的小线段协处理器结构内进行调整，满足不同的小线段加工需求。