提高1Hz时钟精度的平滑调整方法及1Hz时钟系统

摘要

本发明提供了一种提高1Hz时钟精度的平滑调整方法及1Hz时钟系统，其中方法包括：调整使能开关开启平滑调整电路，幅度调整电路向平滑调整电路提供调整幅度信号，方向调整电路向平滑调整电路提供调整方向信号；在调整时间窗口内，平滑调整电路根据调整方向信号和调整幅度信号进行计算，获得所需个数的第一减脉冲信号和固定个数的加脉冲信号，或者获得所需个数的第二减脉冲信号；平滑调整电路将第一减脉冲信号和加脉冲信号或者将第二减脉冲信号输出到异步分频电路，对异步分频时钟进行调整。本发明通过平滑调整电路对异步分频时钟进行向前调整或向后调整，从而调整了1Hz时钟，消除了晶振时钟的累积误差，提高了1Hz时钟精度。

说明书

技术领域

本发明属于时钟校准技术领域，涉及一种提高1Hz时钟精度的平滑调整方 法及1Hz时钟系统。

背景技术

作为通用微控制器(MCU，MicroControlUnit)，一般内部都会有RTC (Real-timeClock，实时时钟)模块用做时间相关的功能，为了在低功耗模式 下功能继续有效，时间功能的时钟源一般由外部的低频晶振提供，为了降低功 耗，内部会生成1Hz的时钟用于驱动秒、分、时等准静态寄存器，因此1Hz时 钟的精度对长期运行的时间来说就尤为重要。

当前微控制器内部的时间日期相关的寄存器使用的驱动时钟一般都是外接 低频晶振，分频后接到时间日期等相关寄存器的CK端，因此时间运行的精确程 度直接与低频晶振的温漂性能相关，但是由于低频晶振受到温度等因素的影响， 频率波动会较大，因此长期直接使用晶振时钟会累积造成较大的时间误差。

发明内容

鉴于此，本发明提供了一种提高1Hz时钟精度的平滑调整方法及1Hz时钟 系统，目的在于解决长期直接使用晶振时钟造成的累积误差的问题，提高1Hz 时钟精度。

为实现上述目的，本发明采用如下技术方案：

一方面，本发明实施例提供的一种提高1Hz时钟精度的平滑调整方法，包 括如下步骤：

调整使能开关开启平滑调整电路，幅度调整电路向平滑调整电路提供调整 幅度信号，方向调整电路向平滑调整电路提供调整方向信号；

在调整时间窗口内，平滑调整电路根据调整方向信号和调整幅度信号进行 计算，获得所需个数的第一减脉冲信号和固定个数的加脉冲信号，或者获得所 需个数的第二减脉冲信号；

平滑调整电路将第一减脉冲信号和加脉冲信号或者将第二减脉冲信号输出 到异步分频电路，对异步分频时钟进行调整；

其中，所述调整幅度信号为所需调整数值，所述调整方向信号为晶振脉冲 个数增减信号，所述调整时间窗口是指从使能调整电路信号起，到单次调整电 路工作结束的时间范围；所述第一减脉冲信号的个数小于加脉冲信号的固定个 数。

进一步地，在调整时间窗口内，平滑调整电路根据调整方向信号和调整幅 度信号进行计算，获得所需个数的第一减脉冲信号和固定个数的加脉冲信号， 或者获得所需个数的第二减脉冲信号包括：

在调整时间窗口内，当调整方向为向前调整时，平滑调整电路根据调整幅 度信号计算出加脉冲信号的时间分布以及第一减脉冲信号的个数及其时间分 布，获得所需个数的第一减脉冲信号和固定个数的加脉冲信号；

在调整时间窗口内，当调整方向为向后调整时，平滑调整电路根据调整幅 度信号计算出第二减脉冲信号的个数及其时间分布，获得所需个数的第二减脉 冲信号；

所述向前调整等效于增加晶振脉冲个数，所述向后调整等效于减少晶振脉 冲个数。

进一步地，平滑调整电路将第一减脉冲信号和加脉冲信号或者将第二减脉 冲信号输出到异步分频电路，对异步分频时钟进行调整包括：

在调整时间窗口内，当向前调整时，平滑调整电路将第一减脉冲信号和加 脉冲信号输出到异步分频电路的异步分频计数器的输入端，第一减脉冲信号有 效时，异步分频计数器停止计数一拍，使异步分频时钟延迟一拍置位，以使异 步分频时钟延迟一个晶振时钟周期置位；加脉冲信号有效时，异步分频计数器 提前一拍复位到0，使异步分频时钟提前一拍置位，以使异步分频时钟提前一 个晶振时钟周期置位；

在调整时间窗口内，当向后调整时，平滑调整电路将第二减脉冲信号输出 到异步分频电路的异步分频计数器的输入端，第二减脉冲信号有效时，异步分 频计数器停止计数一拍，使异步分频时钟延迟一拍置位，以使异步分频时钟延 迟一个晶振时钟周期置位。

进一步地，所述加脉冲信号周期性均匀分布。

进一步地，当向前调整时，平滑调整电路在调整时间窗口内输出512个加 脉冲信号和0～511个减脉冲信号，调整幅度为+512～+1；当向后调整时，平滑 调整电路在调整时间窗口内输出0～511个减脉冲信号，调整幅度为0～-511。

进一步地，晶振频率为32.768KHz时，调整精度为-487.1ppm～ +488.5ppm。

另一方面，本发明实施例提供的一种1Hz时钟系统，所述1Hz时钟系统采 用上述一方面中所述的提高1Hz时钟精度的平滑调整方法；所述1Hz时钟系统 包括：

调整使能开关，用于开启平滑调整电路；

幅度调整电路，用于向平滑调整电路提供调整幅度信号；

方向调整电路，用于向平滑调整电路提供调整方向信号；

平滑调整电路，用于根据调整方向信号和调整幅度信号进行计算，获得所 需个数的第一减脉冲信号和固定个数的加脉冲信号，或者获得所需个数的第二 减脉冲信号，以及将第一减脉冲信号和加脉冲信号，或者将第二减脉冲信号输 出到异步分频电路，对异步分频时钟进行调整；

晶振时钟，用于向异步分频电路提供时钟信号；

异步分频电路，用于向同步分频电路提供调整后的异步分频时钟；

同步分频电路，用于接收所述异步分频时钟，再对所述异步分频时钟进行 同步分频调整，以输出1Hz时钟。

与现有技术相比，本发明技术方案的优点是：

本发明提供的提高1Hz时钟精度的平滑调整方法及1Hz时钟系统，与现有 技术相比，本发明根据晶振的偏移方向和偏移程度，通过平滑调整电路输出加 减脉冲信号给异步分频电路，对异步分频时钟进行调整，进而调整了与异步分 频电路相连的同步分频电路输出的1Hz时钟，消除了晶振时钟的累积误差，提 高了1Hz时钟精度。

附图说明

下面将通过参照附图详细描述本发明的示例性实施例，使本领域的普通技 术人员更清楚本发明的上述及其他特征和优点，附图中：

图1为本发明实施例一提供的提高1Hz时钟精度的平滑调整方法的流程 图；

图2为本发明实施例二提供的减脉冲信号作用于异步分频计数器时的电路 图；

图3为本发明实施例二提供的加脉冲信号作用于异步分频计数器时的电路 图；

图4为本发明实施例二提供的加脉冲信号与减脉冲信号的效果时序图；

图5为本发明实施例三提供的1Hz时钟系统的结构框图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例 中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述 的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施 例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施 例，都属于本发明保护的范围。

实施例一

图1给出了本发明实施例一提供的提高1Hz时钟精度的平滑调整方法的流 程图，如图1所示，该方法包括以下步骤：

步骤110、调整使能开关开启平滑调整电路，幅度调整电路向平滑调整电 路提供调整幅度信号，方向调整电路向平滑调整电路提供调整方向信号。

该步骤中，用户通过调整使能开关开启平滑调整电路，并根据晶振的偏移 方向以及偏移程度，通过幅度调整电路设置调整幅度信号，通过方向调整电路 设置调整方向信号，并将调整幅度信号和调整方向信号传送给平滑调整电路。

其中，调整幅度信号为所需调整数值，表示以晶振脉冲为单位的异步分频 时钟的偏移程度，调整方向信号为晶振脉冲个数增减信号，与晶振的偏移方向 相反。

步骤120、在调整时间窗口内，平滑调整电路根据调整方向信号和调整幅 度信号进行计算，获得所需个数的第一减脉冲信号和固定个数的加脉冲信号， 或者获得所需个数的第二减脉冲信号。

该步骤中，平滑调整电路根据调整方向信号，确定是否增加晶振频率，平 滑调整电路则根据调整幅度信号和调整时间窗口内加脉冲信号的固定个数，计 算出所需第一减脉冲信号的个数，并计算出加脉冲信号和第一减脉冲信号在调 整时间窗口内的时间分布情况，此时加脉冲信号的个数等效为加脉冲信号的固 定个数减去所需减脉冲信号的个数；或者平滑调整电路则根据调整幅度信号计 算出调整时间窗口内所需第二减脉冲信号的个数，以及第二减脉冲信号在调整 时间窗口内的时间分布情况。

其中，调整时间窗口是指从使能调整电路信号起，到单次调整电路工作结 束的时间范围；第一减脉冲信号的个数小于加脉冲信号的固定个数。

步骤130、平滑调整电路将第一减脉冲信号和加脉冲信号或者将第二减脉 冲信号输出到异步分频电路，对异步分频时钟进行调整。

该步骤中，平滑调整电路将第一减脉冲信号和加脉冲信号输出到异步分频 电路，第一减脉冲信号和加脉冲信号共同作用于异步分频计数器，整体效果使 得异步分频计数器提前复位，以此来增加1Hz时钟；或者平滑调整电路将第二 减脉冲信号输出到异步分频电路，第二减脉冲信号作用于异步分频计数器，使 得异步分频计数器停止计数，复位延迟，以此来减少1Hz时钟。

本发明实施例一提供的提高1Hz时钟精度的平滑调整方法，与现有技术相 比，本发明根据晶振的偏移方向和偏移程度，通过平滑调整电路输出加减脉冲 信号给异步分频电路，对异步分频时钟进行调整，进而调整了与异步分频电路 相连的同步分频电路输出的1Hz时钟，消除了晶振时钟的累积误差，提高了1Hz 时钟精度。

实施例二

本实施例二提供一种提高1Hz时钟精度的平滑调整方法，该方法包括以下 步骤：

步骤110、调整使能开关开启平滑调整电路，幅度调整电路向平滑调整电 路提供调整幅度信号，方向调整电路向平滑调整电路提供调整方向信号。

其中，调整幅度信号为所需调整数值，表示以晶振脉冲个数为单位的异步 分频时钟的偏移程度，调整方向信号为晶振脉冲个数增减信号，与晶振的偏移 方向相反。

步骤120、在调整时间窗口内，平滑调整电路根据调整方向信号和调整幅 度信号进行计算，获得所需个数的第一减脉冲信号和固定个数的加脉冲信号， 或者获得所需个数的第二减脉冲信号。

可选地，步骤120具体实施方式包括：

121、在调整时间窗口内，当调整方向为向前调整时，平滑调整电路根据 调整幅度信号计算出加脉冲信号的时间分布以及第一减脉冲信号的个数及其时 间分布，获得所需个数的第一减脉冲信号和固定个数的加脉冲信号。

其中，向前调整等效于增加晶振脉冲个数。

具体的，获得第一减脉冲信号和加脉冲信号可通过计数器设计实现。示例 性的，本实施例晶振频率为32.768Khz，以32秒为调整时间窗口，采用20比特 的计数器生成第一减脉冲信号和加脉冲信号。生成第一减脉冲信号时，设置每 当计数器的低12比特等于1时生成一个第一减脉冲信号，在整个20比特计数 周期内，则会间隔2¹²个时钟生成一个第一减脉冲信号，整个20比特计数周期 内共生成256个第一减脉冲信号。同理，设置每当计数器的低13比特等于2时 生成一个第一减脉冲信号，在整个20比特计数周期内，则会间隔2¹³个时钟生 成一个第一减脉冲信号，整个20比特计数周期内共生成128个第一减脉冲信 号。如此依次设置，计数器可分别产生256、128、64、32、16、8、4、2和1 个第一减脉冲信号，且可任意组合同时生成，因此，根据用户配置，整个20比 特计数周期内最大可生成256+128+64+32+16+8+4+2+1＝511个第一减脉冲信号。

生成加脉冲信号时，设置每当计数器的低11比特等于10时生成一个加脉 冲信号，在整个20比特计数周期内，则会间隔2¹¹个时钟生成一个加脉冲信 号，整个20比特计数周期内共生成512个加脉冲信号。其中，最终生成的加脉 冲信号周期性均匀分布。

综上所述，当向前调整时，平滑调整电路在调整时间窗口内输出512个加 脉冲信号和0～511个减脉冲信号，调整幅度为+512～+1。其中调整时间窗口可 以为8秒、16秒或32秒。

122、在调整时间窗口内，当调整方向为向后调整时，平滑调整电路根据 调整幅度信号计算出第二减脉冲信号的个数及其时间分布，获得所需个数的第 二减脉冲信号。

其中，向后调整等效于减少晶振脉冲个数。

具体的，生成第二减脉冲信号的方法与上述步骤中生成第一减脉冲信号的 方法相同，因此当向后调整时，平滑调整电路在调整时间窗口内输出0～511个 减脉冲信号，此时调整幅度为0～-511。

因此，平滑调整电路对秒时钟的整体调整幅度为-511～+512，调整精度为 -487.1ppm～+488.5ppm。

步骤130、平滑调整电路将第一减脉冲信号和加脉冲信号或者将第二减脉 冲信号输出到异步分频电路，对异步分频时钟进行调整。

可选地，步骤130的实施方式包括：

131、在调整时间窗口内，当向前调整时，平滑调整电路将第一减脉冲信 号和加脉冲信号输出到异步分频电路的异步分频计数器的输入端，第一减脉冲 信号有效时，异步分频计数器停止计数一拍，使异步分频时钟延迟一拍置位， 以使异步分频时钟延迟一个晶振时钟周期置位；加脉冲信号有效时，异步分频 计数器提前一拍复位到0，使异步分频时钟提前一拍置位，以使异步分频时钟 提前一个晶振时钟周期置位。

132、在调整时间窗口内，当向后调整时，平滑调整电路将第二减脉冲信 号输出到异步分频电路的异步分频计数器的输入端，第二减脉冲信号有效时， 异步分频计数器停止计数一拍，使异步分频时钟延迟一拍置位，以使异步分频 时钟延迟一个晶振时钟周期置位。

具体的，参考图2，异步分频计数器采用上升沿触发的双D触发器。图中 PAUSE表示第一减脉冲信号或第二减脉冲信号，RTC_CLK表示晶振时钟， APRE_CNT[0]、APRE_CNT[1]和APRE_CNT[2]均为双D触发器。当第一减脉冲信号 或第二减脉冲信号作用于异步分频计数器时，在晶振时钟经过一次上升沿时， 双D触发器APRE_CNT[0]的Q端口的值和第一减脉冲信号或第二减脉冲信号经同 或门电路生成一数值，此数值通过APRE_CNT[0]的D端口从APRE_CNT[0]的Q端 口输出，且与前次Q端口的值相同，即Q端口的值保持不变，因此Q非端口的 值也保持不变，所以APRE_CNT[1]的CK端口没有上升沿信号输入，故异步分频 计数器停止计数。且第一减脉冲信号或第二减脉冲信号与晶振时钟同步，故异 步分频计数器停止计数一拍。

参考图3，当加脉冲信号作用于异步分频计数器时，在图2的基础上，加脉 冲信号ADD和不需要调整时正常的逻辑值OtherLogic经与门电路，再通过双D 触发器CK_APRE_R和双D触发器CK_APRE_D，分别从两个输出端输出的值经或门 电路输出到双D触发器APRE_CNT[0]、APRE_CNT[1]和APRE_CNT[2]的CLR端口。 当CK_APRE_R由低变高时，异步分频计数器复位，此时加脉冲信号在异步计数 周期的倒第二拍有效。

图4给出了本发明实施例二提供的加脉冲信号与减脉冲信号的效果时序 图，如图4所示，CLOCK表示晶振时钟，PAUSE表示减脉冲信号，ADD表示加脉 冲信号，APRE_CNT表示异步分频计数器，CK_PARE表示异步分频时钟。示例性 的，本实施例采用的异步分频计数器的异步分频系数为0x7F，在未使能平滑调 整电路的时候，APRE_CNT计数器会从0递增到0x7F，然后复位到0，复位后 CK_APRE会置1一拍。在使能平滑调整电路之后，调整时间窗口内的每一次减脉 冲信号都会阻止APRE_CNT计数器自增一拍，实际的效果就是让最终的CK_APRE 延迟一拍置位。如图4所述，在减脉冲信号有效时，APRE_CNT计数器在数值为 0x9时延迟一拍；而每一次加脉冲信号都会在APRE_CNT计数器为0x7E时让计数 器复位并置位CK_APRE信号，实际的效果就是让最终的CK_APRE提前一拍置 位，如图4所示，在APRE_CNT计数器为0x7E后就产生了以异步分频时钟。

本发明实施例二提供的提高1Hz时钟精度的平滑调整方法，与现有技术相 比，本发明根据晶振的偏移方向和偏移程度，通过平滑调整电路输出加减脉冲 信号给异步分频电路，对异步分频时钟进行调整，进而调整了与异步分频电路 相连的同步分频电路输出的1Hz时钟，消除了晶振时钟的累积误差，提高了1Hz 时钟精度。

实施例三

图5给出了本发明实施例三提供的1Hz时钟系统的结构框图，该系统采用 了上述实施例的提高1Hz时钟精度的平滑调整方法。如图5所示，该系统包括：

调整使能开关10，用于开启平滑调整电路13；

幅度调整电路11，用于向平滑调整电路13提供调整幅度信号；

方向调整电路12，用于向平滑调整电路13提供调整方向信号；

平滑调整电路13，用于根据调整方向信号和调整幅度信号进行计算，获得 所需个数的第一减脉冲信号和固定个数的加脉冲信号，或者获得所需个数的第 二减脉冲信号，以及将第一减脉冲信号和加脉冲信号，或者将第二减脉冲信号 输出到异步分频电路15，对异步分频时钟进行调整；

晶振时钟14，用于向异步分频电路15提供时钟信号；

异步分频电路15，用于向同步分频电路16提供调整后的异步分频时钟；以 及

同步分频电路16，用于接收所述异步分频时钟，再对所述异步分频时钟进 行同步分频调整，以输出1Hz时钟。

本发明实施例三为系统实施例，本发明方法实施例与系统实施例属于同一 构思，在系统实施例中未详尽描述的细节内容，可以参考上述方法实施例，此 处不再赘述。

本发明实施例三提供的1Hz时钟系统，与现有技术相比，本发明根据晶振 的偏移方向和偏移程度，通过平滑调整电路输出加减脉冲信号给异步分频电路， 对异步分频时钟进行调整，进而调整了与异步分频电路相连的同步分频电路输 出的1Hz时钟，消除了晶振时钟的累积误差，提高了1Hz时钟精度。

上述仅对本发明中的具体实施例加以说明，但并不能作为本发明的保护范 围，凡是依据本发明中的设计精神所作出的等效变化或修饰或等比例放大或缩 小等，均应认为落入本发明的保护范围。