用于在多芯片封装体中测试辅助部件的方法和装置

摘要

在减少所需的测试引脚数的同时提供了用于测试多芯片封装体的方式。该多芯片封装体可以包括耦合至多个子部件的一个主裸片。在测试过程中，在其他子部件保持空闲时该多个子部件中的一个子部件可以被选择以用于测试。该多个子部件可以通过一个共享路径接收多个测试信号。在将未选择的该多个部件置于三态模式时多个专用的选择引脚可以用于激活所选择的该子部件。也能够通过直接使用该主裸片来控制测试过程中该多个子部件的选择。若期望的话，可以从该主裸片借用该主裸片的多个通用输入-输出(GPTO)引脚以便在测试过程中向所选择的该子部件传递多个测试信号。若期望的话，复用电路在测试过程中也可以用于选择性地将多个信号路由到该多个子部件。

说明书

本申请要求2015年7月21日提交的美国专利申请号14/805,312以及2014年12月3日提交的美国临时专利申请号62/087,140的优先权，所述专利申请特此通过引用以其全文结合在此。

技术领域

本申请总体上涉及集成电路封装体，并且更具体地涉及测试具有多个集成电路裸片的集成电路封装体的方法。

背景技术

集成电路封装体典型地包括一个集成电路裸片以及一个衬底，该衬底上安装有该裸片。该裸片通常通过键合接线或者焊料凸块耦合至该衬底。然后来自该集成电路裸片的信号通过该键合接线或者焊料凸点行进到该衬底。

由于集成电路技术的规模向更小的设备尺寸调整，因此设备性能继续以增加的功率消耗为代价来得到提升。为了减少功率消耗，可以将超过一个裸片放置在单个集成电路封装体(例如多芯片封装体)内。由于不同类型的设备面向不同类型的应用，因此在一些系统中可能需要更多的裸片以便满足高性能应用的需求。因而，为了得到更好的性能以及更高的密度，集成电路封装体可包括沿相同的平面横向安排地多个裸片或者可包括在彼此顶部上堆叠的多个裸片。

多芯片封装体能够包括安装在中介层(interposer)上的多个裸片。在一些安排中，主集成电路处理器可以通过中介层耦合至多个存储器集成电路芯片。通常，可能期望的是在正常操作之前测试和调试存储器芯片。在存储器芯片支持高带宽通信的情景下，必须被外键合(bondout)以用于测试和调试的外部引脚的数量能够是巨大的，并且能够乘以被包括在多芯片封装体内的存储器芯片的数量，这能够严重限制在正常操作过程中主处理器可用的通用输入-输出(GPIO)引脚的数量。

在这种背景下，产生了在此描述的实施例。

发明内容

根据一个实施例，提供了一种多芯片封装体，该多芯片封装体包括一个集成电路、耦合至该集成电路的多个辅助集成电路(IC)部件以及一个测试输入-输出(IO)引脚，该测试输入-输出引脚耦合至该辅助集成电路部件中的至少两个辅助集成电路部件并且用于在测试过程中向该至少两个辅助集成电路部件传递多个测试信号。在某些安排中，该多芯片封装体也可以包括一个中介层，其上安装有该集成电路以及该多个辅助集成电路部件。

在一个合适的安排中，多芯片封装体也可以包括多个专用测试引脚，其中的每一个专用测试引脚耦合至多个辅助集成电路部件的对应一个并且向其传递一个相应的选择信号，以便将该多个辅助集成电路部件中的每一个辅助集成电路部件置于活动测试模式和三态模式中的所选择的一个模式。

在另一个合适的安排中，测试IO引脚可以是集成电路的通用输入-输出(GPIO)引脚。可从集成电路借用该GPIO引脚从而使得测试信号在测试过程中可以通过GPIO引脚被传递到辅助部件。可以在测试后将GPIO引脚返回至集成电路从而使得活动用户数据信号在多芯片封装体的正常操作过程中被传递到集成电路。在某些实施例中，辅助集成电路部件的第一部分可以耦合至集成电路的第一组GPIO引脚，而不同于第一部分的辅助集成电路部件的第二部分可以耦合至集成电路的第二组GPIO引脚，该第二组不同于该第一组。

在又一个合适的安排中，被插入在辅助集成电路部件和测试输入-输出引脚之间的复用电路可以用于将测试信号路由到选择的辅助部件。复用电路可以形成在该中介层中或作为集成电路的一部分。若期望的话，集成电路可以用于通过从集成电路直接向辅助部件发送控制信号选择哪一个辅助部件当前正在被测试。

本发明的进一步的特征、其特性和各种优点将从附图和其后的具体实施方式中更为显见。

附图说明

图1是根据一个实施例的简图，展示了能够用于测试和调试多芯片封装体的示例性测试设备。

图2是根据一个实施例的示例性多芯片封装体的简图，该多芯片封装体包括通过嵌入的物理层接口电路耦合至多个辅助芯片堆叠的一个主集成电路裸片。

图3是根据一个实施例的具有一个中介层的示例性多芯片封装体的截面侧视图。

图4是根据一个实施例的示例性多芯片封装体的截面侧视图。

图5是根据一个实施例的简图，展示了对于每一个辅助待测电路(CUT)的测试引脚能够怎样被结合在一起以便将输入-输出(IO)引脚的损耗最小化。

图6是根据一个实施例的简图，展示了对于每一个辅助CUT的测试引脚能够怎样和与多芯片封装体中的主裸片相关联的一组通用IO(GPIO)引脚结合在一起。

图7是根据一个实施例的简图，展示了对于每一个辅助CUT的测试引脚能够怎样与不同组的GPIO引脚结合在一起以能够实现并行测试。

图8是根据一个实施例的示例性复用电路的简图，该复用电路在活动的中介层中被实现以便将引脚数最小化。

图9是根据一个实施例的示例性复用电路的简图，该复用电路在主裸片上被实现以减少外部引脚数。

图10是根据一个实施例的示例性步骤的流程图，该步骤涉及在多芯片封装体内测试多个辅助CUT。

具体实施方式

本发明的实施例涉及集成电路，并且更具体地涉及包括多个集成电路裸片的集成电路封装体。

由于集成电路制造技术向规模更小的处理节点调整，因此在单个集成电路裸片上设计整个系统(有时被称为片上系统)变得越来越有挑战性。在将泄漏和功率消耗最小化的同时设计模拟和数字电路以便支持所期望的性能水平能够是极其费时和昂贵的。

单个裸片封装体的一个替代方案是多个裸片被放置在单个封装体内的一种安排。这种类型的包含多个互连的裸片的封装体有时可以被称为系统内封装体(SiP)、多芯片模块(MCM)或多芯片封装体。将多个芯片(裸片)放置在单个封装体中可以允许每一个裸片通过使用最合适的技术工艺来实现(例如存储器芯片可以通过使用28nm的技术节点来实现，而射频模拟芯片可以通过使用45nm的技术节点来实现)、可以增加裸片到裸片接口的性能(例如在单个封装体内从一个裸片到另一个裸片驱动信号比从一个封装体到另一个封装体驱动信号大体上更容易，从而降低了相关联的输入-输出缓存器的功率消耗)、可以空出输入-输出引脚(例如与裸片与裸片连接相关联的输入-输出引脚比与封装体与板连接相关联的引脚小得多)并且可以有助于简化印刷电路板(PCB)设计(即，在正常系统操作过程中多芯片封装体被安装在其上的PCB的设计)。

通常，可能期望的是能够在多芯片封装体中对一个或更多个裸片进行测试以便确保在多芯片封装体上的裸片正确地运行。图1是示例性测试系统100的简图，该测试系统包括测试设备110以用于测试和/或调试多芯片封装体，诸如封装体102。如图1所示，多芯片封装体102可以包括多个集成电路(IC)裸片，该裸片包括至少第一IC104-1以及第二IC104-2。在封装体102上的集成电路裸片可以是任何合适的集成电路，诸如可编程逻辑设备、专用标准产品(ASSP)以及专用集成电路(ASIC)。可编程逻辑设备的示例包括可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场可编程逻辑阵列(FPLA)、电可编程逻辑设备(EPLD)、电可擦除可编程逻辑设备(EEPLD)、逻辑单元阵列(LCA)、复杂可编程逻辑设备(CPLD)以及现场可编程门阵列(FPGA)，仅举几例。

测试设备110可以通过路径112与多芯片封装体102进行通信。特别地，是封装体102的一部分的一个或更多个测试引脚(例如外键合的外部封装体引脚)在测试和调试操作过程中可以用于直接与测试设备110接合。通常期望的是将专用测试引脚的数量最小化从而使得在多芯片封装体的正常操作过程中更多个输入-输出(IO)引脚能够可用。根据本发明的各种实施例，以下结合至少图2至图9来描述本发明的示例。

图2示出了多芯片封装体102的一个合适的安排。如图2所示，封装体102可包括集成电路200，该集成电路耦合至多个辅助集成电路设备202。可以是中央处理单元(CPU)、图形处理单元(GPU)、ASIC、可编程设备或其他合适的集成电路的裸片200可以作为封装体102的主处理器并且因此在此有时可以被称为主裸片。与主裸片进行通信的辅助部件202有时被称为“子”裸片。

集成电路200可以包括收发器和/或其他输入-输出(IO)部件206以用于与在封装体102外部的设备接合。主集成电路200也可以包括物理层(PHY)接口电路，诸如通过裸片间迹线208用于与辅助部件202进行通信的PHY电路204。

根据一些实施例，每一个辅助部件202可以是存储器芯片堆叠(例如在彼此顶部上堆叠的一个或更多个存储器设备)，该存储器芯片堆叠通过使用随机存取存储器来实现，例如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、低延迟DRAM(LLDRAM)、降低延迟的DRAM(RLDRAM)或其他类型的易失性存储器。若期望的话，每一个辅助存储器芯片堆叠202也可以通过使用非易失性存储器(例如熔丝型存储器、反熔丝型存储器、电可编程只读存储器等)来实现。用作存储器芯片堆叠的每一个辅助部件202在此有时被称为“存储器元件”。

每一个电路204可以用作主裸片200上的相关联的存储器控制器(例如非可重新构造的“硬”存储器控制器或可重新构造的“软”存储器控制器逻辑)和耦合至相关联的存储器元件202的一个或更多个高带宽信道之间的物理层桥接接口。

PHY电路204的每一个例示能够用于支持多个并行信道接口，诸如JEDECJESD235高带宽存储器(HBM)DRAM接口或四倍数据速率(QDR)宽IOSRAM接口(作为示例)。并行信道中的每一个信道能够支持单倍数据速率(SDR)或双倍数据速率(DDR)通信。若期望的话，PHY电路204也可以用于支持多个串行IO信道接口。

能够支持广泛的信道接口的每一个PHY电路204可以作为硬知识产权(IP)块被实现，该硬知识产权块被嵌入在设备200中并且在此有时被称为通用接口块或UIB。在此所描述的每一个UIB204用于与存储器堆叠接合的示例仅仅是示例性的并且并不用于限制本发明的范围。通常，UIB204可用于与耦合至系统102的任何合适的电子部件接合。以这种方式被配置，UIB204能够实现低延迟、高随机事务速率(RTR)的吞吐量，该吞吐量至少等于与具有降低的功率和零IO占用面积(footprint)的外部RLDRAM或DDRxDRAM相兼容的外部SRAM性能和/或高容量储存。

设备200和202可以被安装在中介衬底上，诸如硅中介层或其他有机衬底载体(参见例如图3)。如图3所示，主裸片200和芯片堆叠202可以被安装在公共中介层300上。主裸片200可通过微凸块308以及形成在中介层300中的一个或更多个通信路径310直接与芯片堆叠202进行通信。(一个或更多个)路径310可以表示图2中的裸片间迹线208中的一个裸片间迹线。

仍参见图3，中介层300可以经由凸块304耦合至封装体衬底302。直接与封装体衬底302接合的凸块304有时可以被称为可控塌陷芯片连接(controlledcollapsechipconnection)(C4)凸块或倒装芯片(flip-chip)凸块并且每一个凸块可以具有100μm的直径(作为示例)。通常，倒装芯片凸块304(例如用于与封装体外部件接合的凸块)的尺寸相对于微凸块308(例如用于与在相同封装体内的其他裸片接合的凸块)大体上更大。焊锡球阵列306(有时被统称为球栅阵列或BGA)可形成在封装体衬底302的底表面。

在另一个合适的安排中，设备200和202可以被安装在层压衬底上并且可以通过嵌入在层压衬底中的本地互连彼此进行通信(参见例如图4)。如图4所示，主裸片200以及芯片堆叠202可以被安装在公共衬底402上。主裸片200可以通过倒装芯片(C4)凸块404以及在中介封装体衬底402中的一个或更多个通信路径直接与芯片堆叠202进行通信。焊锡球阵列406(焊锡球以BGA配置被安排)可形成在封装体衬底402的底表面。在图3和图4中多个裸片被安装在单个封装体中的公共中介衬底上的安排有时可以被称为“2.5D”堆叠裸片安排。

图3和图4展示了辅助部件202可如何被外键合以用于测试。在图3中，与堆叠202相关联的微凸块308中的一个微凸块可以通过虚线路径312被外键合到外部焊锡球306。能够用于通过路径312向和从辅助部件202转移测试信号的焊锡球306可以因此用作测试引脚。同样地，在图4中与子部件202相关联的凸块404中的一个凸块可以通过虚线路径412被外键合到外部焊锡球406。能够用于通过路径412向和从辅助部件202转移测试信号的焊锡球406可以被配置为测试引脚。在多芯片封装体包括多个高带宽存储器(HBM)堆叠202的情景下，需要被外键合的该测试引脚的数量能够显著增加并且能够严重限制可使用的GPIO的数量，该可用的GPIO对于主裸片是可用的。

对于许多应用，可用的GPIO引脚的数量的大幅减少是不期望的，因为被外键合的测试/调试引脚主要用于测试并且在正常操作过程中不具有任何实际用处。因此可以期望的是，在多芯片封装体中提供测试/调试辅助堆叠202的有效方式，无需在正常操作过程中过多地限制可用的GPIO引脚的数量。

图5示出了一种合适的安排，在该安排中对于每一个辅助待测部件(或“CUT”)202的测试引脚能被结合在一起以便将IO引脚的损耗最小化。如图5所示，主裸片200可以通过裸片间路径208耦合至N个待测电路(例如CUT202-1、CUT202-2，…以及CUT202-N)。数据信号、地址信号、时钟信号、命令信号以及其他控制信号可以通过路径208在主裸片200和辅助芯片堆叠202之间进行传递。

每一个CUT202可以具有m个测试端口510，该些测试端口全都一起被短接并且耦合至路径502。路径502可以被外键合到一组共享测试引脚以用于封装体衬底。每一个CUT202可以通过专用选择引脚500接收相应的选择信号。在图5的示例中，CUT202-1可以通过专用封装体测试引脚500-1接收选择信号Sel1；CUT202-2可以通过专用封装体测试引脚500-2接收选择信号Sel2；…；以及CUT202-N可以通过专用封装体测试引脚500-N接收选择信号SelN。选择信号Sel1-SelN中的仅一个选择信号可以被断言以便在测试过程中在任何给定的时间点激活CUT202中的单个CUT(即，通过使用选择引脚只有一个存储器芯片堆叠202能被激活)。去断言的选择信号可以将对应的CUT置于三态模式下，在该模式过程中与该CUT相关联的测试端口510未被主动驱动。在全部剩余的CUT处于空闲状态时，以这种方式被配置，测试信号Test<M:1>将在路径502上通过测试端口510仅被传递到所选择的/所激活的CUT。在该特定的实施例中，路径502可以是将m位测试信号并行传递到所选择的CUT的m位宽信号路径。这仅是示例性的。若期望的话，测试信号可以以其他方式通过1位宽路径被串行驱动到所选择的CUT。

例如，考虑其中多芯片封装体包括耦合至四个HBMDRAM存储器堆叠202的主裸片的一个情景。每一个存储器堆叠202可以需要总共60个IO引脚，其中的一个作为选择引脚并且其中的59个作为测试引脚。按照图5中的安排，四个专用引脚可以被外键合以用于四个DRAM堆叠202，而与四个DRAM堆叠202中的每一个相关联的59个测试引脚可以被结合在一起并且可以通过路径502接收Test<59:1>。以这样的方式，只有63个引脚(4个专用的选择引脚以及59个共享的测试引脚)被外键合以用于测试，而不是240个引脚(4*60)，从而将所需的测试引脚的数量减少至四分之一(作为示例)。

若期望的话，不止一个CUT202可以是被激活的以用于并行测试(例如通过断言选择信号中的不止一个选择信号)。例如，信号Sel1和Sel2可以同时被断言以能够实现CUT202-1和202-2两者的并行测试。

图6示出了另一个合适的安排，在该安排中对于每一个辅助CUT202的测试引脚能够与一组通用IO(GPIO)引脚结合在一起以便将引脚数的损失最小化。GPIO引脚(即，引脚600和602)可以作为GPIO引脚以用于主裸片200。如图6所示，主裸片200可以耦合至N个CUT202。每一个CUT202可以具有m个测试端口610，该些测试端口全都一起被短接并且耦合至GPIO引脚602。每一个CUT202也可以通过专用GPIO引脚600接收选择信号Sel’中的对应的一个选择信号。

如在图5中的示例，通过断言信号Sel’中的一个信号，N个CUT中仅一个CUT可以被激活。在全部剩余的CUT被被置于三态模式时，以这种方式被配置，测试信号Test’将只能被传递到所选择的/所激活的CUT。

例如，考虑其中多芯片封装体包括耦合至四个HBMDRAM存储器堆叠202的主裸片的一个情景。每一个存储器堆叠202可以需要总共60个IO引脚，其中的一个作为选择引脚并且其中的59个作为测试引脚。按照图6中的安排，四个GPIO引脚600可以被外键合以用于四个DRAM堆叠202，而59个GPIO602引脚可以被短接到四个DRAM堆叠202中的每一个DRAM堆叠并且可以在测试过程中接收测试信号Test’。

在测试过程中，在测试信号通过GPIO引脚602在一个所激活的CUT与测试设备之间被传递时，可以在GPIO引脚600上断言四个信号Sel’中的所选择的一个信号。在正常操作过程中，全部四个选择信号Sel’被去断言。然而，由于四个CUT202全都被置于三态模式，因此59个GPIO引脚602可以在正常操作过程中由主裸片200主动使用(即，用于传输输出信号和/或接收输入信号)。换言之，CUT202只是在测试过程中从主裸片200暂时“借用”GPIO引脚(例如引脚602)中的一些引脚，并且借用的GPIO引脚在正常操作过程中可供主裸片使用，从而减少了仅在测试过程中运行的外部测试引脚的数量。以这样的方式，在正常模式过程中仅四个GPIO引脚是不可使用的，而不是240个引脚(4*60)，从而将所需的测试引脚的数量减少至六十分之一(作为示例)。

在另一个合适的安排中，CUT可以耦合至不同组的GPIO引脚以便有助于将IO引脚的损失最小化(参见例如图7)。如图7所示，第一组一个或更多个CUT(例如CUT202-1)可以耦合至第一组GPIO引脚(被标记为“GPIO1”)，而第二组一个或更多个CUT(例如CUT202-2、202-3，…，以及202-N)可以耦合至第二组GPIO引脚(被标记为“GPIO2”)。引脚GPIO1和GPIO2可以作为GPIO引脚以用于主裸片200。GPIO1引脚可以向第一组CUT提供(一个或更多个)选择信号Sel’和测试信号Test’，而GPIO2引脚可以向第二组CUT提供选择信号Sel”和测试信号Test”。

在测试过程中通过控制Sel’，第一组CUT中仅一个CUT能够被激活(同时其他CUT，若有的话，被置于三态模式下)。同样地，通过控制Sel”，第二组CUT中仅一个CUT能够被激活(同时其他CUT，若有的话，被置于三态模式下)。多组GPIO的使用能够允许多个CUT的同时测试(例如通过在给定时间点断言信号Sel’中的一个信号以及信号Sel”中的一个信号，第一组中的第一CUT能够与第二组中的第二CUT进行并行测试)。图7中两组GPIO耦合至CUT的示例仅仅是示例性的并且不用于限制本发明的范围。若期望的话，CUT202可以耦合至与主裸片相关联的三组或更多不同组的GPIO以能够实现附加的并行测试。

图8示出了又一个合适的安排，在该安排中通过复用电路的使用实现了测试引脚数的减少。如图8所示，辅助CUT202可以耦合至复用电路800，该复用电路通过路径802形成在活动中介层中(作为示例)。复用电路800可以被配置成在待测电路(CUT)中的所选择的一个待测电路以及外部测试设备之间路由信号，该外部测试设备通过路径804与电路800连接。

例如，考虑其中多芯片封装体包括耦合至五个HBMDRAM存储器堆叠202的主裸片的一个情景。每一个存储器堆叠202可以需要总共55个IO引脚。按照图8中的安排，存储器堆叠202中的每一个存储器堆叠可以耦合至复用电路800，并且仅55个测试引脚可通过虚线路径804被外键合。复用电路800将来自路径804的测试输入信号选择性地提供到CUT202中的所选择的一个或更多个CUT。复用电路800也可以将来自CUT202中的所选择的一个CUT的测试输出信号提供到路径804。因而，复用电路800可以起到复用器和/或去复用器的作用。以这种方式被配置，所需要的测试信号的数量被减少至等于存储器堆叠的数量分之一，因为存储器堆叠202的每一个存储器堆叠通过复用电路800使用相同的路径804以用于测试。若期望的话，附加的选择引脚可以被外键合以用于使得目前不对其进行测试的CUT处于三态。在一些实施例中，主裸片200可以通过裸片间路径208负责向CUT发送适当的选择信号，从而排除了对外键合选择引脚的需要。

在另一个合适的安排中，复用电路可以以其他方式在主裸片上被实现(参见例如图9)。如图9所示，主裸片200可以包括通过正在封装的(on-packaging)路由路径902(例如在中介层结构或者其他中介衬底中的路由路径)耦合至N个辅助CUT中的每一个辅助CUT的复用电路900。复用电路900可以被配置成在待测电路中的所选择的一个待测电路以及外部测试设备之间路由信号，该外部测试设备通过GPIO引脚904与电路900连接。

例如，考虑其中多芯片封装体包括耦合至六个存储器堆叠202的一个主裸片的一个情景。六个存储器堆叠202中的每一个存储器堆叠可以需要总共40个IO引脚。按照图9中的安排，存储器堆叠202中的每一个存储器堆叠可以耦合至复用电路900，并且仅40个GPIO引脚在测试过程中可以用于接收测试信号Test’。

在正常操作过程中，复用电路900可以被配置成在主裸片200的核心电路和GPIO引脚之间路由用户信号，其有效地将CUT从GPIO引脚解耦合。换言之，CUT202只是在测试过程中从主裸片200暂时“借用”GPIO引脚904中的一些引脚，并且借用的GPIO引脚在正常操作过程中可供主裸片使用，从而减少了仅在测试过程中运行的外部测试引脚的数量。以这种方式被配置，所需要的测试信号的数量被减少到零，因为没有仅在测试过程中活动并且在正常操作过程中空闲的专用测试引脚。

若期望的话，附加的GPIO选择引脚(例如接收信号Sel的GPIO引脚)可用于使得目前不对其进行测试的CUT处于三态。在一些实施例中，主裸片200可以通过裸片间路径208负责向CUT发送适当的选择信号，从而排除了对专用于接收选择信号的GPIO引脚的需要。

图10是示例性步骤的流程图，该步骤涉及测试结合图1至图9中所描述的多芯片封装体的类型。在步骤1000处，可在多芯片封装体上从多个CUT中选择CUT以用于测试。可以通过专用选择引脚的使用、通过来自主裸片的控制、通过复用电路的使用或者通过其他合适的选择方式选择CUT。

在步骤1002处，可或者通过专用测试引脚(参见例如图5和图8的实施例)或者通过借用的GPIO引脚(参见例如图6、图7和图9的实施例)从测试设备(图1)向所选择的CUT发送测试信号的所需图案(pattern)。当已经完成对所选择的待测电路的测试时，在步骤1004处测试设备可以确定是否存在仍然需要被测试的任何附加的CUT。如果存在，处理可以循环回至步骤1000(如路径1006所指示的)以便选择新的CUT以用于测试。

如果CUT中的至少一个CUT未通过测试，该CUT或者该整个多芯片封装体可以被进一步测试以便确定该封装体是否能够被修复或挽回。如果确定该封装体不能被修复，则该CUT或者该整个多芯片封装体可以被丢弃。如果所有的辅助部件已经成功地通过测试，多芯片封装体可被运输到消费者并且可被允许在正常用户模式下操作(步骤1008)。在正常用户模式过程中，选择引脚(若有的话)可以全都被去断言以便取消选择所有的CUT以用于测试。在GPIO引脚在测试过程中已经被暂时借用的情景下，这些GPIO引脚被置于活动模式下以便在正常操作过程中传递用户信号。

尽管操作的方法以特定顺序描述，但是应当理解，其他操作可以在所描述的操作之间进行，可以对所描述的操作进行调整，使他们在稍微不同的时间进行，或者可将所描述的操作分布在允许处理操作在与处理相关联的各种间隔发生的系统中，只要用期望的方式来执行覆盖操作的处理即可。

附加实施例：

附加实施例1.一种多芯片封装体，包括：一个集成电路；多个辅助集成电路部件，该多个辅助集成电路部件耦合至该集成电路；以及一个测试输入-输出(IO)引脚，该测试输入-输出引脚耦合至该多个辅助集成电路部件中的至少两个辅助集成电路部件，并且在测试过程中用于向该至少两个辅助集成电路部件传递多个测试信号。

附加实施例2.如附加实施例1所述的多芯片封装体，其中，该多个辅助集成电路部件包括多个存储器芯片堆叠。

附加实施例3.如附加实施例1所述的多芯片封装体，进一步包括：一个中介层，其上安装有该集成电路以及该多个辅助集成电路部件。

附加实施例4.如附加实施例1所述的多芯片封装体，进一步包括：多个专用测试引脚，其中的每一个专用测试引脚耦合至该多个辅助集成电路部件中的对应一个并且向其传递一个相应的选择信号，以便将该多个辅助集成电路部件中的每一个辅助集成电路部件置于活动测试模式和三态模式中的所选择的一个模式中。

附加实施例5.如附加实施例1所述的多芯片封装体，其中，该测试IO引脚包括通用IO引脚，该通用IO引脚耦合至该集成电路。

附加实施例6.如附加实施例1所述的多芯片封装体，其中，该多个辅助集成电路部件的第一部分耦合至第一组通用IO引脚以用于该集成电路，并且其中，不同于该第一部分的该多个辅助集成电路部件的第二部分耦合至第二组通用IO引脚以用于该集成电路，该第二组不同于该第一组。

附加实施例7.如附加实施例1所述的多芯片封装体，进一步包括：复用电路，该复用电路被插入在该多个辅助集成电路部件以及该测试输入-输出引脚之间。

附加实施例8.一种多芯片封装体，包括：多个集成电路；以及复用电路，该复用电路在测试过程中将多个测试信号路由到该多个集成电路中所选择的一个集成电路。

附加实施例9.如附加实施例8所述的多芯片封装体，其中，该多个集成电路包括多个存储器元件。

附加实施例10.如附加实施例8所述的多芯片封装体，进一步包括：一个附加的集成电路；以及一个中介层，其上安装有该附加的集成电路以及该多个集成电路，其中，该复用电路形成在该中介层中。

附加实施例11.如附加实施例8所述的多芯片封装体，进一步包括：一个附加的集成电路，在其中形成有该复用电路。

附加实施例12.如附加实施例8所述的多芯片封装体，进一步包括：一个附加的集成电路，该附加的集成电路在测试过程中直接向该多个集成电路发送多个控制信号。

附加实施例13.如附加实施例8所述的多芯片封装体，进一步包括：一个附加的集成电路，其中，该复用电路在测试过程中通过该附加的集成电路的多个通用输入-输出(GPIO)引脚接收该多个测试信号。

附加实施例14.如附加实施例13所述的多芯片封装体，其中，该附加的集成电路在正常操作过程中通过该多个GPIO引脚接收多个活动用户信号。

附加实施例15.一种用于操作包括耦合至多个辅助部件的一个主集成电路裸片的多芯片封装体的方法，该方法包括：选择该多个辅助部件中的一个辅助部件以用于测试；以及在除了该多个辅助部件中的所选择的该辅助部件之外的多个辅助部件是空闲时，在测试过程中向所选择的该辅助部件发送多个测试信号。

附加实施例16.如附加实施例15所述的方法，其中，选择该多个辅助部件中的一个辅助部件以用于测试包括通过多个专用的选择引脚向该多个辅助部件发送多个选择信号。

附加实施例17.如附加实施例15所述的方法，其中，选择该多个辅助部件中的一个辅助部件以用于测试包括从该主集成电路裸片直接向该多个辅助部件发送多个控制信号。

附加实施例18.如附加实施例15所述的方法，其中，在测试过程中向所选择的该辅助部件发送该多个测试信号包括通过该主集成电路裸片的多个通用输入-输出(GPIO)引脚向所选择的该辅助部件发送该多个测试信号，该方法进一步包括：在该多芯片封装体的正常操作过程中使用该多个GPIO引脚向该主集成电路裸片传递多个活动用户信号。

附加实施例19.如附加实施例15所述的方法，进一步包括：从该主集成电路裸片借用多个通用输入-输出(GPIO)引脚以便在测试过程中通过所借用的该多个GPIO引脚向该多个辅助部件传递该多个测试信号；以及将该多个GPIO引脚返回至该主集成电路裸片，从而使得该主集成电路裸片在正常操作过程中通过该多个GPIO引脚接收多个数据信号。

附加实施例20.如附加实施例15所述的方法，其中，在测试过程中向所选择的该辅助部件发送该多个测试信号包括通过一个复用电路向所选择的该辅助部件发送该多个测试信号。

前述仅仅是为了例示本发明的原理，并且在不偏离本发明的范围与精神的情况下本领域技术人员能够进行各种修改。前述实施例可以被单独地或以任意组合的方式实现。