一种可降低运算放大器功耗的开关电容偏置电路

摘要

一种可降低运算放大器功耗的开关电容偏置电路，包括P型电流源管偏置单元SCP和N型电流源管偏置单元SCN，该偏置电路利用电容分压，快速传递输入信号；受时钟馈通效应干扰小；可产生不同偏置电压，无需复杂的前端偏置产生电路，节约芯片面积；无直流电流通路，不增加额外功耗。可广泛地适用于任何工作在一定开关频率下的运算放大电路中，帮助运算放大器实现较低的功耗开销和较快速的信号建立。

说明书

技术领域

本发明属于微电子技术领域，涉及一种高性能运算放大器的 偏置电路，具体涉及一种可有效降低运算放大器功耗的开关电容 偏置电路。

背景技术

模数转换器作为沟通模拟世界和数字世界的中间桥梁电路， 广泛的应用于无线通信基站、医疗设备、军用雷达和精密制导系 统等。随着便携式设备的日益普及，要求模数转换器具有高速高 精度的同时，可获得更低的功耗。然而高性能模数转换器为获得 较高的速度和精度，常常以较大功耗开销为代价。运算放大器作 为模数转换器中的核心单元和主要功耗来源，如何降低运放的功 耗成为降低整体系统功耗的关键。

如图1所示，典型折叠共源共栅运算放大器由尾电流管PMOS 管(621)，PMOS管(622)，尾电流源PMOS管(623)，尾电 流源PMOS管(624)，PMOS管(625)，PMOS管(626)，PMOS 管(627)，PMOS管(628)，NMOS管(601)，NMOS管(602)， 尾电流源NMOS管(603)，尾电流源NMOS管(604)，负载电 容(611)，负载电容(612)构成。为有效降低功耗，传统的做 法是在尾电流源PMOS管(621)、PMOS管(623)和PMOS管 (624)、NMOS管(603)和NMOS管(604)处增加单管开关， 使得运算放大器在不工作的半个周期，即采样周期时，尾电流源 管完全关断，电流为零，则运算放大器的平均功耗降减至一半。 增加的单管开关包括第一开关管PMOS(401)，第二开关管PMOS (402)，第三开关管NMOS(403)；

如图1所示，第一开关管PMOS(401)的栅端接，源端接电 源VDD，漏端接PMOS管(621)的栅端；第二开关管PMOS(402) 的栅端接第一时钟信号CK1，源端接电源VDD，漏端接PMOS管 (623)和PMOS管(624)的栅端。第三开关管NMOS(603)的 栅端接第二时钟信号CLK2，源端接地，漏端接NMOS管(604) 的栅端。

如图2所示，第一时钟信号CK1和第二时钟信号CK2，CK1 和CK2是两相不交叠的时钟。

如图1中的开关电路工作原理如下：当CK1为高电平时，CK2 为低电平，第一开关管PMOS(401)，第二开关管PMOS(402)， 第三开关管NMOS(403)全部关断，此时运算放大器处于正常工 作状态。反之，当CK1为低电平，CK2为高电平时，运算放大器 处于非工作状态，此时第一开关管PMOS(401)，第二开关管PMOS (402)，第三开关管NMOS(403)全部开启。第一开关管PMOS (401)迅速将尾电流管PMOS(621)的栅极拉至VDD，PMOS 管(621)关闭。同理，尾电流源PMOS管(623)和PMOS管(624)、 尾电流源NMOS管(603)和NMOS管(604)被关闭。在运放非 工作周期，运算放大器电路电流降为零，则运算放大器的平均功 耗降减至一半。这类单管开关可在不工作的半个周期，可直接旁 路掉偏置电流，使系统完全关闭，或保留输入级电流，只关闭输 出级电流，方便电路启动，从而大大减小了运算放大器的功耗。

这类单管开关存在严重的制约传递速度的问题，传递速率主 要由两个因素确定：开关的导通电阻以及负载电容的大小。通常， 为了获得较高的传递速度，需要采用大宽长比器件以及较小的负 载电容值。但更大的输入信号需要匹配较大的导通电阻，产生更 大的时间常数；同时，输出节点处的寄生电容，即运算放大器尾 电流管栅端节点的寄生电容值同运算放大器尾电流管的宽长成正 比，较大的尾电流需要较大的尾电流管宽长比，势必导致该点寄 生电容值变大，产生更大的时间常数，限制传递速率。同时，较 大的尾电流管还会通过其栅漏或栅源交叠电容将时钟跳变瞬间产 生的多余电荷耦合到负载电容上，使得输出信号畸变，导致严重 的时钟馈通效应。其次，这类单管开关通常只能传递前级提供的 偏置电压，当所需偏置电压不同时，需要更为复杂的偏置电压产 生电路才能满足后级偏压的需求，增大了芯片面积的开销和电路 设计难度。

发明内容

本发明技术解决问题：克服了现有偏置开关存在的问题，提 供了一种可降低运算放大器功耗的开关电容偏置电路，该偏置电 路利用电容分压，快速传递输入信号；受时钟馈通效应干扰小；

可产生不同偏置电压，无需复杂的前端偏置产生电路，节约芯片 面积；无直流电流通路，不增加额外功耗。

本发明解决的技术方案为：一种可降低运算放大器功耗的开 关电容偏置电路，包括P型电流源管偏置单元SCP和N型电流源 管偏置单元SCN。

P型电流源管偏置单元SCP；所述P型电流源管偏置单元SCP 包括第一NMOS管(101)、第二NMOS管(102)、第三NMOS 管(103)、第四NMOS管(104)、第一PMOS管(121)、第 二PMOS管(122)、第三PMOS管(123)、第一电荷存储电容 (111)、第二电荷存储电容(112)、第三电荷存储电容(113)、 第一等效寄生电容(131)、第一时钟信号CK1和第三时钟信号 CK1N、第二时钟信号CK2和第四时钟信号CK2N；第一偏置信 号VP，第二偏置信号VREF；

第一NMOS管(101)的源级连接第一偏置信号VP，第一 NMOS管(101)的栅级连接第一时钟信号CK1，第一NMOS管 (101)的漏级连接第二NMOS管(102)的源级，第一NMOS管 (101)的漏级和第二NMOS管(102)的源级同时连接第一电荷 存储电容(111)的上极板，第一电荷存储电容(111)的下极板 连接电源VDD；第二NMOS管(102)的栅级连接第三时钟信号 CK1N，第二NMOS管(102)的漏级和第三电荷存储电容(113) 的下极板同时连接输出端VPOUT，第一等效寄生电容(131)的 上级板连接输出端VPOUT，第一等效寄生电容(131)的下级板 接地GND；第三电荷存储电容(113)的上极板连接第三PMOS 管(123)的漏级和第四NMOS管(104)的漏级；第三PMOS管 (123)的源级连接电源VDD，第三PMOS管(123)的栅级、第 四NMOS管(104)的栅端、第二PMOS管(122)的栅级连接同 时连接时钟输入信号CK2N；第二PMOS管(122)的源级连接第 二偏置信号VREF，第二PMOS管(122)的漏级与第一PMOS管 (121)的漏级共同连接第二电荷存储电容(112)的上级板；第 一PMOS管(121)的源级连接电源VDD，第一PMOS管(121) 的栅级和第三NMOS管(103)的栅端共同连接第二时钟信号CK2； 第三NMOS管(103)的漏端和第四NMOS管(104)的源端共同 连接第二电荷存储电容(112)的下级板；

本发明的P型电流源管偏置单元SCP工作过程：采样相时, 即第一时钟信号CK1和第二时钟信号CK2为高电平，第三时钟 信号CK1N和第四时钟信号CK2N为低电平：第一NMOS管(101)、 第三NMOS管(103)、第二PMOS管(122)、第三PMOS管(123) 导通，第二NMOS管(102)、第一PMOS管(121)、第四NMOS 管(104)关断。第一偏置信号VP对第一电荷存储电容(111)充 电，第二偏置信号VREF对第二电荷存储电容(112)的上极板充 电，第二电荷存储电容(112)的下极板下拉接地。第三电荷存储 电容(113)的上极板上拉至电源VDD，下极板接输出端VPOUT； 第一等效寄生电容(131)下极板接地，上级板接输出端VPOUT； 此时输出端VPOUT输出端信号为VPOUTA。

保持相时，即第一时钟信号CK1和第二时钟信号CK2为低 电平，第三时钟信号CK1N和第四时钟信号CK2N为高电平：第 二NMOS管(102)、第一PMOS管(121)、第四NMOS管(104) 导通，第一NMOS管(101)、第三NMOS管(103)、第二PMOS 管(122)、第三PMOS管(123)关断。第一电荷存储电容(111) 上级板积累的电荷共享到第三电荷存储电容(113)的下极板和第 一等效寄生电容(131)上极板上，输出电压VPOUT。第二电荷 存储电容(112)的上极板电压从第二偏置信号VREF跳接电源 VDD，第二电荷存储电容(112)下极板电荷与第三电荷存储电容 (113)上极板电荷共享，此时输出端VPOUT输出端信号为 VPOUTB。

第一电荷存储电容(111)吸收由第一NMOS管(101)和第 二NMOS管(102)关断时注入的电荷，在时钟控制顺序下抵消多 于的电荷，避免了电荷注入效应。同时，对寄生电容进行分压， 准确输出两组所需的偏置电压VPOUTA和VPOUTB。

N型电流源管偏置单元SCN；所述N型电流源管偏置单元 SCN包括第一NMOS管(201)，第二NMOS管(202)，第三 NMOS管(203)，第一PMOS管(221)，第二PMOS管(222)， 第一电荷存储电容(211)，第二电荷存储电容(212)，第三电 荷存储电容(213)，第一等效寄生电容(231)，第一时钟信号 CK1和第三时钟信号CK1N、第二时钟信号CK2和第四时钟信号 CK2N；第一偏置信号VN，第二偏置信号VREF；

SCN单元中第一NMOS管(201)的源级连接第一偏置信号 VN，第一NMOS管(201)的栅级连接第一时钟信号CK1，第一 NMOS管(201)的漏级连接第二NMOS管(202)的源级，同时 连接第一电荷存储电容(211)的上极板，第一电荷存储电容(211) 的下极板接地GND。第二NMOS管(202)的栅级连接第三时钟 信号CK1N，第二NMOS管(202)的漏级和第三电荷存储电容(213) 的上极板同时连接输出端VNOUT，第一等效寄生电容(231)的 上级板连接输出端VNOUT，第一等效寄生电容(231)的下级板 接地GND；第三电荷存储电容(213)的下极板同时连接第二PMOS 管(222)的漏级和第三NMOS管(203)的漏级。第二PMOS管 (222)的栅级、第三NMOS管(203)的栅端同时连接第二时钟 信号CK2。第一PMOS管(221)的源级连接第二偏置信号VREF， 第一PMOS管(221)的栅级连接输入第四时钟信号CK2N，第一 PMOS管(221)的漏级和第二PMOS管(222)的源级共同连接 第二电荷存储电容(212)的上级板，第二电荷存储电容(212) 的下级板接地GND。默认所有的PMOS管衬底接VDD，所有的 NMOS管衬底接地GND。

本发明的N型电流源管偏置单元SCN工作过程：第一时钟 信号CK1和第二时钟信号CK2为高电平，第三时钟信号CK1N 和第四时钟信号CK2N为低电平，即采样相时：第一NMOS管(201)、 第三NMOS管(203)和第一PMOS管(221)导通，第二NMOS 管(202)、和第二PMOS管(222)关断。第一偏置信号VN对 第一电荷存储电容(211)充电，第二偏置信号VREF对第二电荷 存储电容(212)的上极板充电，第二电荷存储电容(212)的下 极板接地。第三电荷存储电容(213)的下极板下拉至地，上极板 接输出端VNOUT；第一等效寄生电容(231)下极板接地，上级 板接输出端VNOUT，输出端VNOUT输出电压VNOUTA；

第一时钟信号CK1和第二时钟信号CK2为低电平，第三时 钟信号CK1N和第四时钟信号CK2N为高电平，即保持相时：第 二NMOS管(202)、第二PMOS管(222)导通，第一NMOS 管(201)、第三NMOS管(203)和第一PMOS管(221)关断； 第二电荷存储电容(212)上极板电荷与第三电荷存储电容(213) 下极板电荷共享，第一电荷存储电容(211)上级板积累的电荷共 享到第三电荷存储电容(213)的上极板和第一等效寄生电容(231) 上极板上，输出端VNOUT输出电压VNOUTB。

第一电荷存储电容(211)吸收由第一NMOS管(201)和第 二NMOS管(202)关断时注入的电荷，在时钟控制顺序下抵消多 于的电荷，避免了电荷注入效应。同时，对寄生电容进行分压， 准确输出两组所需的偏置电压VNOUTA和VNOUTB。

本发明与现有技术相比的有益效果在于：

(1)本发明克服了传统的偏置开关导通电阻越大，时间常 数越长的影响；利用电容分压，快速传递输入信号，减小了导通 电阻的影响。

(2)本发明区别于传统的偏置开关，受寄生电容影响，时 间常数增长；可以吸收输出节点处的寄生电容作为输出偏置电压 产生电路的区别于传统的偏置开关一部分，加快传递信号速度， 同时减小寄生电容引起的时钟馈通效应会导致严重的信号畸变。

(3)本发明区别于传统的偏置开关，需要复杂的偏置电压 产生电路才能传递不同偏置信号；本发明所提出的可降运算放大 器功耗的开关电容偏置电路，可根据后级偏置电压需求，仅作简 单调整，即可输出不同偏置电压，大大减小了芯片面积的开销和 电路设计难度。

(4)本发明区别于传统的偏置开关，没有直接的对地通路， 即没有静态电流，不增加额外的功耗。

附图说明

图1为本发明传统开关型运算放大器；

图2为本发明传统开关型运算放大器所需的时钟两相不交叠 时序图；

图3为本发明的P型电流源管偏置单元SCP电路原理图；

图4为本发明的N型电流源管偏置单元SCN电路原理图；

图5为本发明的偏置电路时序图；

图6为本发明的偏置单元在放大器电路上的应用框图。

具体实施方式

下面结合附图和具体实施例对本发明进行解释说明。

如图3所示，本发明中的P型电流源管偏置单元SCP包括第 一NMOS管101、第二NMOS管102、第三NMOS管103、第四 NMOS管104、第一PMOS管121、第二PMOS管122、第三PMOS 管123、第一电荷存储电容111、第二电荷存储电容112、第三电 荷存储电容113、第一等效寄生电容131、第一偏置信号VP，第 二偏置信号VREF；

如图5所示，第一时钟信号CK1和第三时钟信号CK1N为两 反相不交叠的时钟，第二时钟信号CK2和第四时钟信号CK2N是 两反相不交叠时钟，第二时钟信号CK2与第一时钟信号CK1同相， 脉宽略大于第一时钟信号CK1；反之，第四时钟信号CK2N与第 一时钟信号CK1N同相，脉宽略大于第三时钟信号CK1N。

第一NMOS管101的源级连接第一偏置信号VP，第一NMOS 管01的栅级连接第一时钟信号CK1，第一NMOS管101的漏级 连接第二NMOS管102的源级，第一NMOS管101的漏级和第二 NMOS管102的源级同时连接第一电荷存储电容111的上极板， 第一电荷存储电容111的下极板连接电源VDD；第二NMOS管 102的栅级连接第三时钟信号CK1N，第二NMOS管102的漏级和 第三电荷存储电容113的下极板同时连接输出端VPOUT，第一等 效寄生电容131的上级板连接输出端VPOUT，第一等效寄生电容 131的下级板接地GND；第三电荷存储电容113的上极板连接第 三PMOS管123的漏级和第四NMOS管104的漏级；第三PMOS 管123的源级连接电源VDD，第三PMOS管123的栅级、第四 NMOS管104的栅端、第二PMOS管122的栅级连接同时连接时 钟输入信号CK2N；第二PMOS管122的源级连接第二偏置信号 VREF，第二PMOS管122的漏级与第一PMOS管121的漏级共同 连接第二电荷存储电容112的上级板；第一PMOS管121的源级 连接电源VDD，第一PMOS管121的栅级和第三NMOS管103 的栅端共同连接第二时钟信号CK2；第三NMOS管103的漏端和 第四NMOS管104的源端共同连接第二电荷存储电容112的下级 板；

第一时钟信号CK1和第二时钟信号CK2为高电平，第三时 钟信号CK1N和第四时钟信号CK2N为低电平，即采样相时：第 一NMOS管101、第三NMOS管103、第二PMOS管122、第三 PMOS管123导通，第二NMOS管102、第一PMOS管121、第 四NMOS管104关断。第一偏置信号VP对第一电荷存储电容111 充电，第二偏置信号VREF对第二电荷存储电容112的上极板充 电，第二电荷存储电容112的下极板下拉接地。第三电荷存储电 容113的上极板上拉至电源VDD，下极板接输出端VPOUT；第一 等效寄生电容131下极板接地，上级板接输出端VPOUT，输出端 VPOUT输出信号VPOUTA；

第一时钟信号CK1和第二时钟信号CK2为低电平，第三时钟 信号CK1N和第四时钟信号CK2N为高电平，即保持相时：第二 NMOS管102、第一PMOS管121、第四NMOS管104导通，第 一NMOS管101、、第三NMOS管103、第二PMOS管122、第 三PMOS管123关断。第一电荷存储电容111上级板积累的电荷 共享到第三电荷存储电容113的下极板和第一等效寄生电容131 上极板上，输出电压VPOUT。第二电荷存储电容112的上极板电 压从第二偏置信号VREF跳接电源VDD，第二电荷存储电容112 下极板电荷与第三电荷存储电容113上极板电荷共享，输出端 VPOUT输出信号VPOUTB；。

第一电荷存储电容111吸收由第一NMOS管101和第二 NMOS管102关断时注入的电荷，在时钟控制顺序下抵消多于的 电荷，避免了电荷注入效应。同时，对寄生电容进行分压，准确 输出两组所需的偏置电压VPOUTA和VPOUTB。

设第三NMOS管103漏端，即第二电荷存储电容112下极板 处的节点为A点，第二NMOS管102的漏端，即第三电荷存储电 容113下极板为B点，保持相时，A点处的电压为V1，第一电荷 存储电容111用C1表示、第二电荷存储电容112用C2表示、第 三电荷存储电容113用C3表示、第一等效寄生电容131用CPAR1 表示,则根据电荷守恒可得：

节点A处的电荷不变，

(V₁-V_DD)*C₂+(V₁-V_POUTB)*C₃＝(0-V_REF)*C₂+(V_DD-V_POUTA)*C₃式1 节点B处的电荷不变：

(V_POUTB-V_DD)*C₂+(V_POUTB-V₁)*C₃+(V_POUTB-0)*C_PAR1＝(V_P-V_DD)*C₁+(V_POUTB-V_DD)*C₃+V_POUTA*C_PAR1式2

根据式1和式2变形可得式3：

V_POUTB[C₁(C₂+C₃)+C_PAR1(C₂+C₃)+C₂C₃]＝ V_PC₁(C₂+C₃)-V_REFC₂C₃+V_POUTA[C_PAR1(C₂+C₃)+C₂C₃]式3

由式3可得：

$\left(\begin{array}{c}{V}_{POUTA}=\frac{C_2{C}_3}{C_{PAR1}(C_2+C_3)+C_2{C}_3}{V}_{REF}-\frac{C_1(C_2+C_3)}{C_{PAR1}-(C_2+C_3)+C_2{C}_3}{V}_P\\ +\left(\frac{C_1\left(C_2+C_3\right)}{C_{PAR1}\left(C_2+C_3\right)+C_2{C}_3}+1\right)V_{POUTB}\end{array}\right)$式4 稳定工作后，即保持相时，SCP单元输出V_POUTB＝V_P，采样相时输 出电压为：

$V_{POUTA}{|}_{V_{POUTB}=V_P}=\frac{C_2{C}_3}{C_{PAR1}(C_2+C_3)+C_2{C}_3}{V}_{REF}+V_P$式5

由上式可知，SCP单元在采样相输出端VPOUT输出电压 VPOUTA仅由第二电荷存储电容112、第三电荷存储电容113、第 一等效寄生电容131，以及第一偏置信号VP和第二偏置信号VREF 组成；第一电荷存储电容111不参与到输出信号的产生，它吸收 由第一NMOS管101和第二NMOS管102关断时注入的电荷，在 时钟控制顺序下抵消多于的电荷，避免了电荷注入效应。同时， 利用电荷共享作用对寄生电容进行分压，通过调控第二电荷存储 电容112、第三电荷存储电容113以及第二偏置信号VREF，即可 准确输出两组可控的偏置电压VPOUTA和VPOUTB。通常，第一 等效寄生电容131的为运算放大器尾电流管的的栅端和源端寄生 电容值的1/2～5/6。

如图4所示，N型电流源管偏置单元SCN包括第一NMOS管 201，第二NMOS管202，第三NMOS管203，第一PMOS管221， 第二PMOS管222，第一电荷存储电容211，第二电荷存储电容212， 第三电荷存储电容213，第一等效寄生电容231，第一时钟信号CK1 和第三时钟信号CK1N、第二时钟信号CK2和第四时钟信号CK2N； 第一偏置信号VN，第二偏置信号VREF；

SCN单元中第一NMOS管201的源级连接第一偏置信号VN， 第一NMOS管201的栅级连接第一时钟信号CK1，第一NMOS管 201的漏级连接第二NMOS管202的源级，同时连接第一电荷存 储电容211的上极板，第一电荷存储电容211的下极板接地GND。 第二NMOS管202的栅级连接第三时钟信号CK1N，第二NMOS 管202的漏级和第三电荷存储电容213的上极板同时连接输出端 VNOUT，第一等效寄生电容231的上级板连接输出端VNOUT， 第一等效寄生电容231的下级板接地GND；第三电荷存储电容213 的下极板同时连接第二PMOS管222的漏级和第三NMOS管203 的漏级。第二PMOS管222的栅级、第三NMOS管203的栅端同 时连接第二时钟信号CK2。第一PMOS管221的源级连接第二偏 置信号VREF，第一PMOS管221的栅级连接输入第四时钟信号 CK2N，第一PMOS管221的漏级和第二PMOS管222的源级共 同连接第二电荷存储电容212的上级板，第二电荷存储电容212 的下级板接地GND。默认所有的PMOS管衬底接VDD，所有的 NMOS管衬底接地GND。

第一时钟信号CK1和第二时钟信号CK2为高电平，第三时 钟信号CK1N和第四时钟信号CK2N为低电平，即采样相时：第 一NMOS管201、第三NMOS管203和第一PMOS管221导通， 第二NMOS管202、和第二PMOS管222关断。第一偏置信号VN 对第一电荷存储电容211充电，第二偏置信号VREF对第二电荷 存储电容212的上极板充电，第二电荷存储电容212的下极板接 地。第三电荷存储电容213的下极板下拉至地，上极板接输出端 VNOUT；第一等效寄生电容231下极板接地，上级板接输出端 VNOUT，输出端VNOUT输出电压VNOUTA。

第一时钟信号CK1和第二时钟信号CK2为低电平，第三时 钟信号CK1N和第四时钟信号CK2N为高电平，即保持相时：第 二NMOS管202、第二PMOS管222导通，第一NMOS管201、 第三NMOS管203和第一PMOS管221关断；第二电荷存储电容 212上极板电荷与第三电荷存储电容213下极板电荷共享，第一电 荷存储电容211上级板积累的电荷共享到第三电荷存储电容213 的上极板和第一等效寄生电容231上极板上，输出端VNOUT输 出电压VNOUTB。

第一电荷存储电容211吸收由第一NMOS管201和第二 NMOS管202关断时注入的电荷，在时钟控制顺序下抵消多于的 电荷，避免了电荷注入效应。同时，对输出端寄生电容进行分压， 准确输出两组所需的偏置电压VNOUTA和VNOUTB。

其SPN是SCP单元的对偶结构，其具体工作原理同SCP单 元一致。

结合实例说明，将P型电流源管偏置单元SCP和N型电流源 管偏置单元SCN应用在运算放大电路中。

如图6所示实例：

一、SCP和SCN在运算放大器中的接入位置

为降低如图1中所示的典型折叠共源共栅运算放大器电路功 耗，将本发明的P型电流源管偏置单元SCP1、SCP2和N型电流 源管偏置单元SCN分别接在如图1所示的尾电流源管PMOS管 621、PMOS管623和PMOS管624、NMOS管603和NMOS管 604处。

P型电流源管偏置单元SCP1和SCP2电路原理图同如图3所 示的单元SCP，两者区别在于，偏置单元SCP1中输入端VP接输 入信号VP1，输出信号VPOUT1，输出信号VPOUT1接尾电流管 PMOS621的栅端，第一等效寄生电容131为尾电流管PMOS621 栅端节点处等效寄生电容；偏置单元SCP2中输入端VP接输入信 号VP2,输出信号VPOUT2，输出信号VPOUT2接尾电流管 PMOS623和PMOS624的栅端，第一等效寄生电容131为尾电流 管PMOS623和PMOS624的栅端节点处等效寄生电容；由于P型 电流源管偏置单元SCP1和SCP2电路所接负载尾电流源管不同， 因此内部电荷存储电容大小尺寸不同。

N型电流源管偏置单元SCN的输入端VN接入输入信号VN2, 输出信号VNOUT，输出信号VNOUT接尾电流管NMOS603和 NMOS604的栅端，第一等效寄生电容231为尾电流管NMOS603 和NMOS604栅端节点处等效寄生电容。

二、产生两组输出偏置信号，辅助运算放大器降低功耗

保持相时，CK1和CK2为低电平，CK1N和CK2N为高电平； SCP1为尾电流管PMOS621的栅极提供电压VP1，PMOS管621 进入饱和区，尾电流管中漏电流最大；SCP2为尾电流管PMOS623 和PMOS624的栅极提供电压VP3，PMOS管623和624进入饱和 区，尾电流管中漏电流最大；SCN为尾电流管NMOS603和604 的栅极提供电压VN，NMOS管603和604进入饱和区，尾电流管 中漏电流最大，此时运算放大器正常工作。

采样相时，CK1和CK2为高电平，CK1N和CK2N为低电平， 运算放大器不工作。此时，SCP1迅速将尾电流管PMOS621的栅 极拉高至VPOUT1，PMOS管621从饱和区进入到亚阈值区，尾 电流管保留部分漏电流；SCP2迅速将尾电流管PMOS623和 PMOS624的栅极拉高至VPOUT2，PMOS管623和624从饱和区 进入到亚阈值区，尾电流管保留部分漏电流；SCN迅速将尾电流 管NMOS603和604的栅极拉低至VNOUT，NMOS管603和604 从饱和区进入到亚阈值区，尾电流管保留部分漏电流。

在采样相周期，运算放大器电路电流降为亚阈值区最小电流。 因此，运算放大器的平均功耗降减至原功耗的一半。同时，在采 样周期保留部分亚阈值区电流，方便电路启动，大大减小了运算 放大器功耗的同时，加快了运算放大器输出信号建立速度。

三、以SCP1为例设计C1，C2，C3。

设计SCP中的电容值需结合实际电路考虑，首先需要考虑尾 电流源管的宽长比。通常，在模数转换器中，对前端采样保持电 路中的运算放大器要求最高，因此采样保持电路中的运放电流最 大，功耗最大，可调节其尾管电流；

实例中以0.18工艺为例，C_OX＝9.3fF/m²，K_P＝u_pC_OX≈86.5uA/V²， V_th,P＝0.43V。对0.18um工艺而言，通常晶体管的饱和压降为500mV。 设计一款运放，要求输入尾电流源电流约为89mA，根据I＝1/2u_PC_OX(W/L)₁*V_OD²，可推出(621)的宽长比为10um/180nm*160，此时 可得出SCP1输出端处的寄生电容C_PAR1≈2/3*(W/L)₆₂₁*C_OX＝3.0pF， C₁＝0.15pF，C₂＝32C₁＝4.8pF，C₃＝4C₁＝0.6pF，C_PAR1＝20C₁，V_REF＝1.5V， V_P1＝1.2V带入式5，可得

V_POUTA≈19.2*36/(20*(19.2+36)+19.2*36)*1.5+1.2≈1.44V

即，SCP1从工作状态到非工作转态，输出V_POUT1从1.2V可 快速跳变到1.42V，保持相周期时，1.44V的偏置电压使得尾电流 管PMOS621进入亚阈值区，而不截止。此时，该支路的电流， 降至最低1.1mA，远小于89mA。工作状态时，该偏置电压快速从 1.44V恢复到1.2V。与采用单管开关相比，缩短了输入偏置电压 从1.8V到1.2V的占用时间，加速了运放的信号建立速度。

本发明未详细阐述部分属于本领域公知技术。