提供硬件中的数据帧段的选择性合并的高性能系统

摘要

一种用于将数据写入储存介质中的一系列逻辑块的方法包括：接收包括起始逻辑块地址、指示将要写的逻辑块地址的范围的值、以及数据的逻辑块的命令；将逻辑块储存在第一暂时性储存装置中；通过将逻辑块数据复制与逻辑页面中的逻辑块的数量相对应的多次来生成逻辑页面，以及将所生成的逻辑页面传输到第二暂时性储存装置并将所生成的逻辑页面储存在第二暂时性储存装置中；从起始逻辑块地址开始，将所生成的逻辑页面从第二暂时性储存装置写入储存介质中；以及如果第一写操作并不在逻辑页面边界开始或者最后的写操作并不在逻辑页面边界结束，则执行读-改-写操作。

说明书

技术领域

本公开内容涉及用于计算机系统的数据储存系统。更具体来说，本公 开内容涉及向储存介质写入经选择的数据。

背景技术

数据储存系统为主机系统的数据提供储存。将数据分组以用于储存在 被称为逻辑块的预定大小的单元(其被写入到储存介质)中。当向储存介 质写入数据的逻辑块时(例如，在固态驱动器(SSD)或混合驱动器中)， 数据可以被写入由多个逻辑块构成的较大的单元(例如逻辑页面(L页面)) 中。有时，在跨越储存介质中的若干逻辑页面的大量逻辑块中写入相同的 新数据、或者仅向包括在储存介质中的逻辑页面中的逻辑块的其中某些逻 辑块写入新的不同的数据变得有利。

附图说明

通过参照附图描述示例实施例，本发明构思的方面和特征将变得更加 清晰，在附图中：

图1是根据本发明构思的示例实施例，例示了用于在大量逻辑块中写 入相同的新数据的数据储存装置的框图；

图2是根据本发明构思的示例实施例，例示了用于实现写相同操作 (write-sameoperation)的方法的流程图；

图3是根据本发明构思的示例实施例，例示了用于实现跳写操作 (skip-writeoperation)的数据储存装置的框图；

图4是根据本发明构思的示例实施例，例示了实现跳写操作的方法的 流程图；

图5A是根据本发明构思的示例实施例，例示了写掩码的图示；

图5B是根据本发明构思的示例实施例，例示了划分成与包含在逻辑页 面中的逻辑块的数量相对应的部分的写掩码的图示；以及

图6是根据本发明构思的示例实施例，例示了使用写掩码的对应部分 来合并第一逻辑页面和第二逻辑页面的方法的图示。

具体实施方式

尽管描述了某些实施例，但这些实施例仅通过示例的方式来呈现，而 并不旨在限制保护范围。本文中所描述的方法和装置可以以多种其它形式 体现。此外，可以在不脱离保护范围的情况下，以本文中所描述的示例方 法和装置的形式进行各种省略、替代、以及变化。

概述

固态驱动器(SSD)被用作用于计算机系统的数据储存系统。为了修改 储存在这种数据储存系统的存储位置中的数据，数据可以被写入由多个逻 辑块构成的较大单元(例如逻辑页面)中。例如，4千字节(kB)的逻辑 页面可以由8个512字节的逻辑块组成。有时，将相同的数据写入一系列 连续的逻辑块中或对一系列连续的逻辑块内的非连续的逻辑块中的数据进 行修改变得有利。

系统概述

本发明构思的一个方面涉及将相同的数据写入连续的多个逻辑块中的 写相同装置和方法。在写相同装置的一个示例实施例中，装置接收包括起 始逻辑块地址(LBA)、LBA的范围(即，指示数据将被写入其中的逻辑块 的数量的值)、以及将写入到逻辑块中的数据块的命令。

写相同装置操作为将接收到的数据块写入从起始LBA开始的LBA的 指定范围内的每个逻辑块中。如果第一写操作并不在逻辑页面边界开始或 者最后的写操作并不在逻辑页面边界结束，则写相同装置执行读-改-写操作 (RMW)，即时(on-the-fly)合并逻辑页面块并执行适当的位修改。

本发明构思的另一个方面涉及跳写装置和方法。在跳写装置的一个示 例实施例中，该装置接收包括起始逻辑块地址、指示逻辑块地址的范围的 值、以及写掩码的命令。通过基于写掩码的对应部分将逻辑块合并成逻辑 页面来生成输出逻辑页面。

跳写装置对如由写掩码确定的逻辑页面进行操作，将硬件优化应用于 以前是软件过程的部分。跳写装置即时合并逻辑页面块并基于写掩码来执 行适当的位修改。

写相同

图1是根据本发明构思的示例实施例，例示了用于将相同的新数据写 入大量逻辑块中的数据储存装置的框图。参考图1，在本发明构思的一个示 例实施例中，数据储存装置100可以包括命令输入设备110、第一暂时性储 存装置120、处理器130、第二暂时性储存装置140、循环冗余校验(CRC) 生成电路150、比较电路160、写电路170、计数器180、以及储存介质190。 储存介质可以包括诸如固态半导体存储器(例如，NAND)之类的非易失性 存储器。

数据储存装置100的元件可以集成在一个半导体芯片上或可以是集成 到一个半导体封装体中的分开的管芯。本领域普通技术人员将理解，其它 配置是可能的并包括在本发明构思的范围内。例如，由所描述的元件执行 的功能可以由其它元件来执行，并且这些元件可以被组合成较少的元件和/ 或被细分成较大数量的元件。

在一个实施例中，命令输入设备110接收包括起始逻辑块地址(LBA)、 指示LBA的范围的值、以及将被写入到LBA的范围内的逻辑块中的数据 的逻辑块的命令。例如，可以从连接到数据储存装置100的主机接收命令。 接收到的数据的逻辑块被传送到第一暂时性储存装置120。第一暂时性储存 装置120对于处理器130可以是内部的或外部的。处理器130对接收到的 数据的逻辑块进行复制来生成逻辑页面，其中，每个逻辑块都具有与接收 到的数据的逻辑块相同的数据。例如，对于包含八个逻辑块的逻辑页面， 处理器130将接收到的逻辑块复制七次来生成包含八个逻辑块(每个都包 含相同数据)的逻辑页面。

每个逻辑块例如可以包括但不限于，大约512字节的数据、大约1024 字节的数据、大约2048字节的数据、或者大约4096字节的数据。在某些 情形下，例如当储存介质被擦除或者被重新格式化时，接收到的数据的逻 辑块可以包含全一或全零，并且指示逻辑块地址的范围的值可以指示储存 介质的逻辑块地址中的所有地址。

处理器130使得所生成的逻辑页面被传送到第二暂时性储存装置140。 第二暂时性储存装置140可以是包括在(RMW)模块195中的队列。处理 器130可以使得第二暂时性储存装置140在传送所生成的逻辑页面之前就 被预留(reserve)。如示出的，RMW模块195可以另外包括CRC电路150 和写电路170。

在一个实施例中，CRC电路150基于每个逻辑块中的至少数据和LBA 来生成CRC值，并将准备写的逻辑块数据的CRC与如接收到的逻辑块数 据的CRC进行比较。如果CRC并不匹配，则将要写的逻辑块数据被标记 为无效。尽管在本公开内容中的示例实施例提及了CRC，但在某些实施例 中使用其它错误检测机制(例如但不限于，校验和以及散列函数、等等) 是可能的。

在一个实施例中，写电路170向储存介质190输出有效数据。计数器 180对写入储存介质190的逻辑块的数量进行计数并生成计数值。比较电路 170将计数值与指示将要写的LBA的范围的值进行比较。如果值是匹配的， 则比较电路160生成指示写相同操作完成的信号。在某些实施例中，写相 同操作从属于其它(RMW)操作，因此写电路将逻辑页面从第二暂时性储 存装置写入储存介质中，作为对于涉及合并的其它写操作的后台任务。

在某些情形下，第一写操作并不在逻辑页面边界开始和/或最后的写操 作并不在逻辑页面边界结束。在这些情形下，(RMW)模块195执行RMW 操作来仅对于对应的逻辑页面修改针对写掩码所指定的逻辑块。

在RMW操作中，所生成的逻辑页面可以储存在第二暂时性储存装置 140中。由RMW模块195从储存介质190获取包括多个块的第二逻辑页面。 经由多个数据路径和复用器来合并所生成的逻辑页面和第二逻辑页面的区 段，以生成合并的输出逻辑页面。此外，通过在逐块的基础上对被合并以 生成合并的输出逻辑页面的所生成的逻辑页面和第二逻辑页面块的CRC数 据进行计算和累加，来生成对于合并的输出逻辑页面的CRC。

在正在生成合并的输出逻辑页面时，将所生成的逻辑页面和第二逻辑 页面中的至少一个的块重新构建成校验数据逻辑页面。或者，在正在生成 合并的输出逻辑页面时，将所生成的逻辑页面和第二逻辑页面两者都重新 构建成校验数据逻辑页面。

在逐块的基础上针对校验数据逻辑页面来计算和累加CRC，并且在包 括与所生成的逻辑页面和第二逻辑页面的块相对应的块的至少一个校验数 据逻辑页面上执行错误校验，来验证合并的输出逻辑页面的对应的块。由 于在传输合并的输出逻辑页面的块的多个数据路径的子集上传输校验数据 逻辑页面中的至少某些块，因此至少一个校验数据逻辑页面的错误校验验 证了来自合并的输出逻辑页面中的至少一个校验数据逻辑页面的块。在一 个示例实施例中，校验数据逻辑页面两者的错误校验都验证了合并的输出 逻辑页面中的第一和第二校验数据逻辑页面的块。

在一个实施例中，RMW模块还被配置为针对每个块计算数据完整性字 段，并将经计算的数据完整性字段插入块之间。由ANSIT10数据完整性特 征(T10DIF)标准来定义用于在数据传送期间防止数据完整性错误的保护 方案。T10DIF提供了对从主机总线适配器读取并写入磁盘以及向后通过储 存区域网络(SAN)结构的数据的完整性进行校验的方式。这种校验通过 在T10标准中定义的数据完整性字段(DIF)来实现。

图2是根据本发明构思的示例实施例，例示了用于实现写相同操作的 方法的流程图。参考图2，接收到包括起始逻辑块地址、指示将要写的逻辑 块地址的范围的值、以及数据的逻辑块的命令(210)。数据的逻辑块被传 送到第一暂时性储存装置并进行储存(215)。第一暂时性储存装置可以是 处理器内部的存储器或者可以是集成在半导体芯片上的其它存储器。通过 将储存在第一暂时性储存装置中的数据的逻辑块复制与包含在逻辑页面中 的逻辑块的数量(例如八个逻辑块)相对应的若干次，来生成逻辑页面 (220)。由此所生成的逻辑页面被传输到第二暂时性储存装置，例如，队 列(225)。

进行对经复制的逻辑页面的第一逻辑块地址是否从当前逻辑页面的逻 辑页面边界开始或者经复制的逻辑页面的最后的逻辑块地址是否在当前逻 辑页面的逻辑页面边界结束的判断(230)。如果是(230-Y)，则如上面所 描述的在写入存储介质的逻辑页面中计算CRC(235)。如果经复制的逻辑 页面的第一逻辑块地址并不从当前逻辑页面的逻辑页面边界开始，或者经 复制的逻辑页面的最后的逻辑块地址并不与当前逻辑页面的最后的逻辑块 地址相对应(230-N)，则执行RMW操作来将经复制的逻辑页面的对应的 逻辑块合并到当前逻辑页面中(255)。

在将逻辑页面写入储存介质之后，利用所写入的逻辑块地址的范围内 的块的数量来更新计数器(240)。如果计数器中的值并不等于将要写的逻 辑块地址的范围内的逻辑块数量(245-N)，则为LBA增加写入当前逻辑页 面中的、逻辑块地址的范围内的逻辑块的数量(260)，并且过程从操作230 重复。如果已经写入了将要写的逻辑块地址的范围内的所有块(245-Y)， 则在过程结束生成(250)写完整信号。

跳写

图3是根据本发明构思的示例实施例，例示了用于执行跳写操作的数 据储存装置的框图。参考图3，在本发明构思的一个示例实施例中，数据储 存装置300可以包括命令输入设备310、储存装置320、输入逻辑设备330、 复用器340、第一逻辑设备350、第二逻辑设备360、以及计数器370。

数据储存装置300的元件可以集成在一个半导体芯片上或者可以是集 成到一个半导体封装体中的分开的管芯。本领域普通技术人员将理解，其 它配置是可能的并被包括在本发明构思的范围内。例如，由所描述的元件 执行的功能可以由其它元件来执行，并且这些元件可以被组合成较少的元 件和/或被细分成更大数量的元件。

命令输入设备310接收包括起始逻辑块地址(LBA)、指示LBA的范 围的值、以及写掩码的命令。写掩码指定了包含不同数据的逻辑块将被合 并到其中的逻辑块的LBA。接收与命令相关联的新的逻辑块并将其储存在 暂时性储存装置320中。每个逻辑块可以包括(例如但不限于)大约512 字节的数据、大约1024字节的数据、大约2048字节的数据、或者大约4096 字节的数据。

在一个实施例中，输入逻辑设备330将写掩码划分成与形成逻辑页面 的逻辑块的数量相对应的部分，并基于写掩码的对应部分来构建第一逻辑 页面。例如，对于包含八个逻辑块的逻辑页面，写掩码被划分成每个都包 含作为与LBA相关联的合并指示符的八位的部分。

图5A是根据本发明构思的示例实施例，例示了写掩码的图示。参考图 5A，写掩码包含2048位，每一位都对应于从通过命令接收的起始LBA开 始的LBA。作为示例，图5A例示了“8”的起始LBA以及“2055”的结 束LBA。写掩码的第零位、第二位、以及第三位被设置为“1”，指示将在 对应的LBA处插入新的逻辑块。将要合并的逻辑块的LBA可以是连续的 或不连续的。

图5B是根据本发明构思的示例实施例，例示了被划分成与包含在逻辑 页面中的逻辑块的数量相对应的部分的写掩码的图示。如图5B中例示出 的，对于包含八个LBA的逻辑页面，写掩码被划分成256个部分，每个部 分都包含与逻辑页面中的LBA相对应的八位。在与第一逻辑页面相对应的 部分中，将通过将与接收到的命令相关联的逻辑块在这些LBA处插入到逻 辑页面中来代替对应于LBA8、10、以及11的逻辑块。本领域普通技术人 员将意识到，该示例仅仅是为了加强理解，并适用于逻辑页面、逻辑块、 以及LBA的其它配置。

在一个实施例中，输入逻辑设备330构建第一逻辑页面并从储存介质 (例如图1中例示出的储存介质190)获取第二逻辑页面，并对包含在每个 逻辑页面的头部中的CRC进行验证。必须注意，尽管在本公开内容的示例 实施例中提及了CRC，但在某些实施例中使用其它错误检测机制(例如但 不限于，校验和以及散列函数、等等)是可能的。此外，在某些实施例中， 可以在装置中的其它地方执行CRC验证。与系统时钟同步地将第一和第二 逻辑页面逐块从输入逻辑设备330传送到数据路径电路340，在数据路径电 路340中，第一和第二逻辑页面的区段基于写掩码的对应部分而以与系统 时钟速度大致相同的速度进行合并。

在一个示例实施例中，储存第一逻辑页面，直到获取第二逻辑页面。 以大约系统时钟速度来使第二逻辑页面逐块通过跳写装置300，并且第二逻 辑页面与所储存的第一逻辑页面进行合并。由第一逻辑设备350来处理第 一和第二逻辑页面，以确定所合并的输出逻辑页面是否有效。

图6是根据本发明构思的示例实施例，例示了使用写掩码的对应部分 来合并第一逻辑页面和第二逻辑页面的图示。在图6中的示例的例示中， 相对于第二逻辑页面，写掩码用“1”来指示合并到输出逻辑页面中的逻辑 块并用“0”来指示丢弃的逻辑块，并且相对于第一逻辑页面，写掩码用“0” 来指示合并到输出逻辑页面中的逻辑块并用“1”来指示丢弃的逻辑块。本 领域普通技术人员将理解，标识“1”和“0”仅仅是示例性的，并且在不 脱离本发明构思的范围的情况下，其它标识是可能的。

参考图6，写掩码670的对应部分指定了将与第一逻辑页面610的逻辑 块合并、代替第一逻辑页面610的逻辑块(其将被丢弃(示出为丢弃的LB 620))的第二逻辑页面640的逻辑块。并未被指定为通过写掩码670的对 应部分合并到输出逻辑页面中的第二逻辑页面640的逻辑块被丢弃(示出 为丢弃的LB650)，而被指定为通过写掩码670的对应部分合并到输出逻辑 页面中的第二逻辑页面640的逻辑块(示出为保持的LB660)与第一逻辑 页面610合并，以生成合并的输出逻辑页面680。

相反，并未被指定为通过写掩码670的对应部分合并到输出逻辑页面 中的第一逻辑页面610的逻辑块被丢弃(被示出为丢弃的LB620)，而被指 定为通过写掩码670的对应部分合并到输出逻辑页面中的第一逻辑页面610 的逻辑块(示出为合并的LB630)与第二逻辑页面640的要合并的逻辑块 660进行合并，以生成合并的输出逻辑页面680。换句话说，由写掩码的对 应部分指定的第一逻辑页面的逻辑块由第二逻辑页面的对应逻辑块来代 替，以便生成合并的输出逻辑页面，并且第一和第二逻辑页面的未使用的 区段被丢弃。

尽管在可以与第一逻辑页面的逻辑块进行合并的第二逻辑页面的指定 的逻辑块的方面描述了以上合并操作，但本领域普通技术人员将意识到， 本发明构思的范围还包括将第一逻辑页面的指定的逻辑块与第二逻辑页面 的逻辑块进行合并。此外，尽管如图6中那样进行了例示，但第一逻辑页 面和第二逻辑页面的多个逻辑块中的逻辑块的数量可以不是相同的。

再次参考图3，在一个示例实施例中，第二逻辑设备360针对合并的输 出逻辑页面来计算并累加CRC。合并的输出逻辑页面的每个逻辑块都在逐 块的基础上从跳写装置300输出。以与系统时钟速度大致相同的速度来执 行合并的输出逻辑页面的生成。

在一个示例实施例中，第一逻辑设备350重新构建了第一和第二逻辑 页面分别作为第一和第二校验数据页面，并且由第一逻辑设备350在逐块 的基础上计算和累加校验数据页面的CRC。第一校验数据页面可以包括在 与合并成输出逻辑页面的第一逻辑页面的逻辑块在其上传输的数据路径的 子集不同的数据路径的第一子集上传输的逻辑块，并且第二校验数据页面 可以包括在与合并到输出逻辑页面中的第二逻辑页面的逻辑块在其上传输 的数据路径的子集不同的数据路径的第二子集上传输的逻辑块。

在处理第一和第二逻辑页面的最后的逻辑块之后，第一逻辑页面的 CRC被传输到第一逻辑设备350。同时，第二逻辑页面的CRC被传输到第 一逻辑设备350。

在一个示例实施例中，第一逻辑设备350通过将所传输的第一逻辑页 面的CRC与针对第一校验数据页面所计算的CRC进行比较来执行错误校 验，并将所传输的第二逻辑页面的CRC与针对第二校验数据页面所计算的 CRC进行比较。如果接收到的逻辑页面CRC与校验数据页面的CRC相匹 配，则合并的输出逻辑页面将是有效的，这是因为合并的输出逻辑页面的 逻辑块通过与校验数据页面的逻辑块相同的逻辑，并且没有引入错误。如 果CRC不匹配，则生成指示合并的输出逻辑页面无效的消息。可以以这种 方式来验证有效性，因为校验数据页面中的逻辑块中的至少某些逻辑块在 多个数据路径的子集上传输，该多个数据路径的子集还传输合并的输出逻 辑页面的逻辑块，从而至少一个校验数据页面的误差校验验证了合并的输 出逻辑页面。使用来自实际合并的逻辑页面的输出数据作为校验数据页面 CRC的计算中的部分确保检测到沿着逻辑页面合并机制的路径所引入的任 何错误。

与生成合并的输出逻辑页面同时发生，第二逻辑设备360在逐块的基 础上针对合并的输出逻辑页面生成CRC。在输出合并的输出逻辑页面的最 终逻辑块之后，输出由第二逻辑设备360针对合并的输出逻辑页面所生成 的CRC。

在写掩码的逻辑页面部分的值全部是一的情况下，第二逻辑页面被输 出为输出逻辑页面，而无需被合并。相反，在写掩码值的逻辑页面部分全 部是零的情况下，未输出逻辑页面并且未改变储存在储存介质中的对应的 逻辑页面数据。

再次参考图3，计数器370基于写入储存介质的逻辑块的数量而增加。 将计数器370上的值与在命令中接收到的LBA范围的值进行比较，并且如 果计数器的值与LBA范围相匹配，则计数器370生成指示跳写过程完成的 信号。

图4是根据本发明构思的示例实施例，例示了实现跳写操作的方法的 流程图。参考图4，接收包括起始逻辑块地址(LBA)、指示LBA的范围的 值、以及写掩码的命令(410)。接收与命令相关联的新的逻辑块，并且将 其储存在暂时性储存装置中(415)。写掩码被划分成与形成逻辑页面的逻 辑块的数量相对应的部分(425)，并且获得与当前逻辑页面相对应的写掩 码的部分(430)。

如果写掩码的对应部分中的值都相同(435-Y)，则要么新的数据将被 写入与写掩码的该部分相对应的逻辑页面中的所有LBA中，例如，写掩码 的对应部分中的所有位都被设置为“1”，要么没有新数据需要被写入逻辑 页面中，例如，写掩码的对应部分中的所有位都被设置为“0”。在新数据 将被写入逻辑页面中的所有LBA中的情况下(440-Y)，使用与命令相关联 的接收到的逻辑块来构建第一逻辑页面(450)。针对由此所构建的逻辑页 面来计算CRC，并且该逻辑页面被写入储存介质(470)。计数器基于所处 理的LBA的数量而增加(475)。将计数器上的值与在命令中接收到的LBA 范围的值进行比较(480)，并且如果计数器的值与LBA范围相匹配(480-Y)， 则计数器生成指示跳写过程完成的信号(485)。否则，过程回到操作430。

在没有新数据需要被写入逻辑页面中的情况下(440-N)，未发生向储 存介质的写操作(445)。计数器基于所处理的LBA的数量而增加(475)。 将计数器上的值与在命令中接收到的LBA范围的值进行比较(480)，并且 如果计数器的值与LBA范围相匹配(480-Y)，则计数器生成指示跳写过程 完成的信号(485)。否则，过程回到操作430。

在所有写掩码值并不相同的情况下(435-N)，获取第二逻辑页面(455)， 并基于写掩码的对应部分来使用与命令相关联的接收到的逻辑块来构建第 一逻辑页面(460)。如上面所描述的，第一和第二逻辑页面与RMW操作 合并(465)。针对由此所构建的逻辑页面计算CRC，并且逻辑页面被写入 储存介质(470)。计数器基于所处理的LBA的数量而增加(475)。将计数 器上的值与在命令中接收到的LBA范围的值进行比较(480)，并且如果计 数器的值与LBA范围相匹配(480-Y)，则计数器生成指示跳写过程完成的 信号(485)。否则，过程回到操作430。

可以以所描述的顺序、以不同的顺序来执行本发明构思的操作，或者 可以对操作进行组合。本领域普通技术人员将意识到，前述过程是示例性 的，并且在不脱离本发明构思的情况下，其它变型是可能的。

尽管已经描述了某些实施例，但这些实施例仅仅是通过示例的方式来 呈现，而并非旨在限制保护范围。本文中所描述的方法和装置可以以多种 其它形式来体现。在不脱离保护精神的情况下，可以做出以本文中所描述 的示例方法和装置的形式的各种省略、替代、和/或改变。

所附权利要求书及其等同形式旨在覆盖如将落入保护范围和精神内的 这些形式或修改。例如，本文中所公开的示例的装置和方法可以应用于固 态驱动器、硬盘驱动器、混合硬盘驱动器、等等。此外，可以另外或替代 地使用其他形式的储存装置，例如但不限于，DRAM或SRAM、电池备份 的易失性DRAM或SRAM设备、EPROM、EEPROM存储器、等等。作为 另一个示例，附图中例示出的各个部件可以被实现为处理器、ASIC/FPGA、 或专用硬件上的软件和/或固件。此外，上面所公开的具体的示例实施例的 特征和属性可以以不同方式进行组合以形成另外的实施例，它们中的全部 都落入本公开内容的范围内。

尽管本公开内容提供了某些示例实施例和应用，但对本领域普通技术 人员来说显而易见的其它实施例(包括并未提供本文中所阐述的特征和优 点中的所有特征和优点)也位于本公开内容的范围内。因此，本公开内容 的范围旨在仅参照所附权利要求来进行限定。