同步4位二进制加减可控计数器

摘要

本发明公开了一种同步4位二进制加减可控计数器，该同步4位二进制加减可控计数器包括：第一可逆T触发器、第二可逆T触发器、第三可逆T触发器、第四可逆T触发器、第一FG门、第一PG门、第二PG门、第三PG门、第四PG门、第五PG门、第六PG门、第一MTG门、第二MTG门和第三MTG门相级联形成同步4位二进制加减可控计数器；第一可逆T触发器、第二可逆T触发器、第三可逆T触发器、第四可逆T触发器都连接于同一个时钟信号源。该同步4位二进制加减可控计数器克服了现有技术中传统逻辑电路的能耗问题，实现了低能耗的同步4位二进制加减可控。

说明书

技术领域

本发明涉及量子信息技术领域的同步加减可控计数器，具体地，涉及一 种同步4位二进制加减可控计数器。

背景技术

计数器是电路系统中最基本的器件之一，不仅可用于对时钟脉冲个数进 行计数，还可用作定时、分频、产生节拍脉冲以及其他时序信号。然而传统 的计数器采用经典逻辑门构造，计算时存在信息位的丢失，功耗较大，产生 的能耗限制了芯片的性能和计算速度。

R.Landaner提出在不可逆逻辑计算中，每位信息的丢失，产生kTln2焦 耳的热量，其中k为波尔兹曼常量，T为执行操作时的环境温度。因此，如 何可以从根本上解决传统逻辑电路的能耗问题实现同步4位二进制加减可控 计数成为一种亟需解决的问题。

发明内容

本发明的目的是提供一种同步4位二进制加减可控计数器，该同步4位 二进制加减可控计数器克服了现有技术中传统逻辑电路的能耗问题，实现了 低能耗的同步4位二进制加减可控。

为了实现上述目的，本发明提供了一种同步4位二进制加减可控计数器， 该同步4位二进制加减可控计数器包括：

第一可逆T触发器、第二可逆T触发器、第三可逆T触发器、第四可 逆T触发器、FG门、第一PG门、第二PG门、第三PG门、第四PG门、 第五PG门、第六PG门、第一MTG门、第二MTG门和第三MTG门相级 联形成同步4位二进制加减可控计数器；

所述第一可逆T触发器、第二可逆T触发器、第三可逆T触发器、第 四可逆T触发器都连接于同一个时钟信号源。

优选地，所述第一可逆T触发器的第一输出端Q₀连接于所述第一PG 门的第一输入端，所述第一可逆T触发器的第二输出端连接于所述第二 PG门的第二输入端；

所述FG门的第二输入端置1，所述FG门的两个输出端分别连接于所 述第一PG门的第二输入端和第二PG门的第一输入端；

所述第一PG门的第三输出端连接于所述第一MTG门的第一输入端， 所述第二PG门的第三输出端连接于所述第一MTG门的第二输入端。

优选地，所述第一MTG门的第一输出端连接于所述第三PG门的第二 输入端，所述第一MTG门的第二输出端连接于所述第四PG门的第二输入 端，所述第一MTG门的第三输出端连接于所述第二可逆T触发器的T触发 端。

优选地，所述第二可逆T触发器的第一输出端Q₁连接于所述第三PG 门的第一输入端，所述第二可逆T触发器的第二输出端连接于所述第四 PG门的第一输入端；

所述第三PG门的第三输出端连接于所述第二MTG门的第一输入端， 所述第四PG门的第三输出端连接于所述第二MTG门的第二输入端。

优选地，所述第二MTG门的第一输出端连接于所述第五PG门的第二 输入端，所述第二MTG门的第二输出端连接于所述第六PG门的第二输入 端；所述第二MTG门的第三输出端连接于所述第三可逆T触发器的T触发 端。

优选地，所述第三可逆T触发器的第一输出端Q₂连接于所述第五PG 门的第一输入端，所述第三可逆T触发器的第二输出端连接于所述第六 PG门的第一输入端；

所述第五PG门的第三输出端连接于所述第三MTG门的第一输入端， 所述第六PG门的第三输出端连接于所述第三MTG门的第二输入端。

优选地，所述MTG门的第三输出端连接于所述第四可逆T触发器的T 触发端。

优选地，所述第一PG门的第一输出端为第零位Q₀；所述第三PG门的 第一输出端为第一位Q₁；所述第五PG门的第一输出端为第二位Q₂；所述 第四可逆T触发器的第一输出端输出为第三位Q₃。

优选地，所述第一PG门的第三输入端、第二PG门的第三输入端、第 三PG门的第三输入端、第四PG门的第三输入端、第五PG门的第三输入 端和第六PG门的第三输入端都置0；

所述第一MTG门的第三输入端、第二MTG门的第三输入端和第三 MTG门的第三输入端都置0。

优选地，所述第一可逆T触发器包括：TFG门和FG门，所述TFG门 的第三输出端连接于所述TFG门的第三输入端，所述TFG门的第四输出端 连接于所述FG门的第一输入端。

通过上述具体实施方式，利用本发明的同步4位二进制加减可控计数器 设计方法，采用串联扩展方式，可以实现更多位的可逆计数器，本发明中所 有的基本门电路均采用量子逻辑门进行电路设计，因而具有可逆性，可有效 防止运算过程中信息位的丢失，从而可以大大降低系统的能耗。

本发明的其他特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与 下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在 附图中：

图1是说明本发明的一种同步4位二进制加减可控计数器的优选实施方 式的FG门结构示意图；

图2是说明本发明的一种同步4位二进制加减可控计数器的优选实施方 式的PG门结构示意图；

图3是说明本发明的一种同步4位二进制加减可控计数器的优选实施方 式的MTG门结构示意图；

图4是说明本发明的一种同步4位二进制加减可控计数器的优选实施方 式的TFG门结构示意图；

图5(a)是说明本发明的一种同步4位二进制加减可控计数器的优选实 施方式的第一可逆T触发器T_FF的组成原理图；

图5(b)是说明本发明的一种同步4位二进制加减可控计数器的优选实 施方式的第一可逆T触发器T_FF结构示意图；以及

图6是说明本发明的一种同步4位二进制加减可控计数器的结构示意 图。

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是， 此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发 明。

本发明提供一种同步4位二进制加减可控计数器，该同步4位二进制加 减可控计数器包括：

第一可逆T触发器、第二可逆T触发器、第三可逆T触发器、第四可 逆T触发器、第一FG门、第一PG门、第二PG门、第三PG门、第四PG 门、第五PG门、第六PG门、第一MTG门、第二MTG门和第三MTG门 相级联形成同步4位二进制加减可控计数器；

所述第一可逆T触发器、第二可逆T触发器、第三可逆T触发器、第 四可逆T触发器都连接于同一个时钟信号源。

本发明提供一种基于可逆逻辑的同步4位二进制加减可控计数器，包括 四个可逆T触发器、一个FG门、六个PG门和三个MTG门，其中图2所 示是PG门的结构示意图，具有三个输入端和三个输出端，其逻辑表达式为： P＝A，Q＝A⊕B，R＝AB⊕C。

其中，图3所示是MTG门的结构示意图，是一个三输入三输出的可逆 门，其逻辑表达式为：P＝A，Q＝B，R＝(A+B)⊕C。

该电路的工作过程为：时钟信号CLK上升沿触发，控制端U＝1实现加 法计数功能，计数器初值置为0000，每一个时钟上升沿来临时，计数器的值 加1，每十六个时钟脉冲完成一个计数周期，第十六个上升沿到来时，计数 器的状态从1111返回到初值0000；控制端U＝0实现减法计数功能，计数器 初值置为1111，每一个时钟上升沿来临时，计数器的值减1，每十六个时钟 脉冲完成一个计数周期，第十六个上升沿到来时，计数器的状态从0000返 回到初值1111。

通过上述具体实施方式，本发明的同步4位二进制加减可控计数器均采 用量子逻辑门进行电路设计，因而具有可逆性，可有效防止运算过程中信息 位的丢失，从而可以大大降低系统的能耗。

以下结合附图1-附图6对本发明进行进一步的说明，在本发明中，为了 提高本发明的适用范围，特别使用下述具体的实施方式来实现。

在本发明的一种具体实施方式中，所述第一可逆T触发器的第一输出端 Q₀连接于所述第一PG门的第一输入端，所述第一可逆T触发器的第二输出 端连接于所述第二PG门的第二输入端；

所述第一FG门的第二输入端置1，所述第一FG门的两个输出端分别 连接于所述第一PG门的第二输入端和第二PG门的第一输入端；

所述第一PG门的第三输出端连接于所述第一MTG门的第一输入端， 所述第二PG门的第三输出端连接于所述第一MTG门的第二输入端。

通过上述的方式，可以得到第零位Q₀，实现第零位的计数，具体的连 接图见图6所示。

在本发明的一种具体实施方式中，所述第一MTG门的第一输出端连接 于所述第三PG门的第二输入端，所述第一MTG门的第二输出端连接于所 述第四PG门的第二输入端，所述第一MTG门的第三输出端连接于所述第 二可逆T触发器的T触发端。

如图3所示，是MTG门的结构示意图，是一个三输入三输出的可逆门， 其逻辑表达式为：P＝A，Q＝B，R＝(A+B)⊕C。

在本发明的一种具体实施方式中，所述第二可逆T触发器的第一输出端 Q₁连接于所述第三PG门的第一输入端，所述第二可逆T触发器的第二输出 端连接于所述第四PG门的第一输入端；

所述第三PG门的第三输出端连接于所述第二MTG门的第一输入端， 所述第四PG门的第三输出端连接于所述第二MTG门的第二输入端。

通过上述的实施方式，本发明的第三PG门的第一输出端为第一位Q₁从而实现第二位的计数。

在该种实施方式中，所述第二MTG门的第一输出端连接于所述第五PG 门的第二输入端，所述第二MTG门的第二输出端连接于所述第六PG门的 第二输入端；所述第二MTG门的第三输出端连接于所述第三可逆T触发器 的T触发端。

通过上述方式，本发明的第五PG门的第一输出端为第二位Q₁从而实现 第二位的计数。

在该种实施方式中，所述第三可逆T触发器的第一输出端Q₂连接于所 述第五PG门的第一输入端，所述第三可逆T触发器的第一输出端Q₂连接于 所述第六PG门的第一输入端；

所述第五PG门的第三输出端连接于所述第三MTG门的第一输入端， 所述第六PG门的第三输出端连接于所述第三MTG门的第二输入端。

通过这样的方式，一方面可以实现输出第二位Q₂，另一方面可以实现 输出给第四可逆T触发器的信号。

在该种实施方式中，为了实现上述的方式，所述第三MTG门的第三输 出端连接于所述第四可逆T触发器的T触发端。

在该种实施方式中，所述第一PG门的第一输出端为第零位Q₀；所述第 三PG门的第一输出端为第一位Q₁；所述第五PG门的第一输出端为第二位 Q₂；所述第四可逆T触发器的第一输出端输出为第三位Q₃。

在该种实施方式中，为了实现上述的效果，所述第一PG门的第三输入 端、第二PG门的第三输入端、第三PG门的第三输入端、第四PG门的第 三输入端、第五PG门的第三输入端和第六PG门的第三输入端都置0；

所述第一MTG门的第三输入端、第二MTG门的第三输入端和第三 MTG门的第三输入端都置0。

在该种实施方式中，为了实现上述的具体方式，所述第一可逆T触发器 包括：TFG门和第二FG门，所述TFG门的第三输出端连接于所述TFG门 的第三输入端，所述TFG门的第四输出端连接于所述FG门的第一输入端。

本发明的四个可逆T触发器(结构都如图5的第一可逆T触发器一样) 的时钟均连CLK，即同步计数，第一个可逆T触发器的输出端Q₀连接到第 一个PG门的第一输入端，输出端连接到第二个PG门的第二个输入端， 控制信号U经FG门后输出的两路信号依次作为第一、第二个PG门的第二、 第一输入端，第一个PG门第一输出端输出Q₀，第一和第二PG门的第三输 出端分别连接到第一个MTG门的第一、第二输入端，第一MTG门的第一、 第二输出端依次连接到下一组PG门的第二输入端，第一MTG门的第三输 出端与第二个可逆T触发器的T端相连，同样的级联方式输出Q₁和Q₂，最 后由第四个可逆T触发器输出Q₃，其中FG门的第二输入端接高电平，六个 PG门的第三输入端均接低电平，三个MTG门的第三输入端均接低电平。

以上结合附图详细描述了本发明的优选实施方式，但是，本发明并不限 于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明 的技术方案进行多种简单变型，这些简单变型均属于本发明的保护范围。

另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特 征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必 要的重复，本发明对各种可能的组合方式不再另行说明。

此外，本发明的各种不同的实施方式之间也可以进行任意组合，只要其 不违背本发明的思想，其同样应当视为本发明所公开的内容。