基于分块压缩感知的CCD视频压缩测量成像系统及控制方法

摘要

本发明公开了一种基于分块压缩感知的CCD视频压缩测量成像系统及控制方法，系统包括FPGA控制器、CCD图像传感器、CCD驱动电路、相关双采样电路CDS、可编程增益放大器PGA电路、采样保持/电容阵列、随机数发生器、多路模拟开关MUX、模拟加法器、A/D转换器(ADC)、存储器和编码器。方法包括：系统初始化，随机数发生器产生一个M行N列的随机数矩阵；第1个模拟子块的充电；两个模拟子块的轮流充电；两个模拟子块的轮流压缩测量。该系统具有压缩感知成像系统的通用性、加密性、鲁棒性和可伸缩性等特征。通过串行模拟电信号的交替转存，以CCD帧速率完成视频场景的压缩成像。该方法减少了测量个数，有效降低了传感器功耗，并降低了A/D转换器(ADC)的速度和带宽要求，也降低了成本。

说明书

技术领域

本发明涉及图像、视频信号处理技术领域，特别是涉及压缩成像系统硬件 实现领域的压缩测量值获取系统及控制方法。

背景技术

压缩感知(compressivesensing，CS)是近十年发展起来的一项新理论和技术。 传统信号采样都必须遵守奈奎斯特采样定理，其采样频率至少为信号最高频率 的两倍；传统图像视频基于奈奎斯特采样，再用H.264等压缩方法进行数据压 缩，因此常规的压缩处理过程丢弃大量冗余信息、浪费大量的存储空间和计算 资源。而压缩感知以信号稀疏表示理论为前提，充分利用了信号本身的结构稀 疏性，通过选择合适的测量矩阵，以远低于奈奎斯特采样率实现信号同时压缩 和采样。压缩传感理论带来了信号采集理论的变革，在模拟信息转换、压缩成 像、雷达成像、生物医学成像、无线传感网络和物联网等领域具有广阔的应用 前景。

近年来，国内外学者对基于压缩感知的成像系统进行了大量研究，这些研 究大都围绕着如何实现空间光调制来展开的。2006年，Rice大学Baraniuk等提 出并实现了一种单像素照相机，利用数字微镜器件(DigitalMicromirrorDevice， DMD)、单像素探测器和A/D转换器获得压缩测量。该成像系统控制系统复杂、 成本高，采集速度慢，难以实现实时压缩成像。

MIT的Fergus等提出了随机镜头相机模型，该相机镜头采用随机反射镜面， 随机反射镜通过测量矩阵控制。该相机具有超分辨率和深度估计能力，但相机 的镜头校准复杂耗时，存储需求大、成像速度低。

Duke大学的COMP-I研究组提出多孔径成像系统，该相机使用编码孔径技 术完成压缩采样，再重构原始图像，但该系统结构较为复杂、实现困难。

2008年Robucci等提出了CMOS压缩成像装置，它将图像分成不重叠子块， 通过对模拟像素进行随机求和与A/D转换实现压缩采样。该系统需要模拟寄存 器来存储随机矩阵，存储需求大、功耗较大，实现复杂。

2009年Jacques等提出基于随机卷积的CMOS压缩成像方法，它通过移位 寄存器对模拟像素进行随机卷积计算，实现压缩采样。该系统实现简单，但获 取测量值时要进行多次移位操作，图像获取效率低、功耗大。

总之，现行压缩成像系统复杂，压缩采样速度慢，不能用于实时视频压缩 采样。众所周知，CCD比CMOS成像效果好，但限于CCD结构都是采用串行 输出信号，造成压缩采样过程中很难进行线性投影。此外，因此，视频压缩成 像领域存在着较多的技术瓶颈。

发明内容

基于上述技术问题，本发明提出了一种新的基于分块压缩感知的CCD视频 压缩成像测量值获取系统及其控制方法，该方法以分块压缩感知理论为基础， 首先将CCD图像传感器串行输出的每帧模拟像素分成像素数目相同的模拟子 块，再通过引入了采样保持/电容阵列交替转存串行输出的模拟像素子块，然后 对模拟像素子块进行模拟压缩计算，再用A/D转换器得到压缩计算输出的模拟 信号的数字测量值，通过分别对所有模拟子块的压缩测量，最终获得视频帧的 压缩采样。

本发明的目的是通过下述技术方案来实现的。

本发明首先提供了一种基于分块压缩感知的CCD压缩测量视频成像系统， 该系统包括CCD图像传感器、CCD驱动电路、FPGA控制器、相关双采样电路 CDS、可编程增益放大PGA电路、采样保持/电容阵列、随机数发生器、模拟多 路开关MUX电路、模拟加法器、A/D转换器(ADC)、存储器、编码器和通信 接口，其中：

FPGA控制器，用于产生CCD垂直时钟信号、采样保持阵列信号和A/D转 换控制信号；

CCD图像传感器，用于感知视频场景的光强信号，并将其转换为电信号， 在CCD图像传感器上产生用电压信号表示的场景模拟像素矩阵；

CCD驱动电路，用于将CCD垂直时钟信号进行缓冲和驱动；

相关双采样电路CDS，用于完成CCD输出电压信号的解调；

可编程增益放大器PGA电路，用于CCD输出电压信号的放大，同时将相 关双采样电路CDS后输出的CCD电压信号中的高频噪声滤出；

采样保持/电容阵列，用于储存CCD串行输出的模拟像素到电容阵列上；

随机数发生器，用于产生二值随机测量矩阵；

多路模拟开关MUX电路，用于控制模拟像素完成压缩计算；

模拟加法器，用于完成模拟像素压缩计算；

A/D转换器(ADC)，将压缩计算结果转换成数字量；

存储器，存储转换得到的数字信号；

编码器，对每帧压缩成像数据进行编码；

所述FPGA控制器分别连接CCD图像传感器、CCD驱动电路、A/D转换器 (ADC)、采样保持/电容阵列、存储器和编码器；所述驱动电路、CCD图像传 感器相互连接，CCD图像传感器连接相关双采样电路，相关双采样电路通过可 编程增益放大器PGA连接至采样保持/电容阵列，采样保持/电容阵列通过多路 模拟开关MUX连接模拟加法器和随机数发生器，模拟加法器连接至A/D转换 器(ADC)。

进一步地，该系统采用CCD图像传感器向本系统提供模拟像素矩阵。

进一步地，所述可编程增益放大器PGA电路为低通滤波放大电路，可编 程增益放大器PGA和相关双采样电路CDS共同完成CCD输出电压信号的处理。

进一步地，所述的基于分块压缩感知的CCD视频压缩测量成像系统，其特 征在于，所述采样保持/电容阵列由2个模拟子块构成，两个模拟子块轮流转存 CCD串行输出的模拟像素信号。

进一步地，所述的随机数发生器电路产生M行N列的二值随机测量矩阵， 用这些随机信号控制多路模拟开关MUX电路的瞬时通断。

进一步地，所述的多路模拟开关MUX电路和模拟加法器电路，在随机数发 生器电路输出信号的控制下，随机选择模拟子块中的部分模拟像素同时送到模 拟加法器电路完成模拟压缩计算，再将结果送到A/D转换器将模拟信号转换为 数字量。

进一步地，所述的数据通信接口有USB接口、SD卡和Gige千兆网口，完 成数据通信。

本发明还提供了一种基于分块压缩感知的CCD视频压缩测量成像的控制方 法，该方法包括以下步骤：

系统初始化：对于L×C个模拟像素，假设将其分为T个模拟子块，每个子 块有N个模拟像素，子块总数T＝L×C/N；令n表示块内单元数，t为当前充电 的模拟子块序号，tt为完成压缩测量的子块数目,m为当前压缩测量的子块压缩 测量次数；令n＝1、t＝1、x＝(t-1)*N+n，tt＝0，m＝1；

步骤1：随机数发生器产生一个M行N列的随机数矩阵；启动FPGA控制 器产生读取CCD图像传感器像素视频帧的周期时序信号，则CCD图像传感器 开始串行输出模拟像素；初始化A/D转换器工作模式；

步骤2：FPGA控制器产生第x单元的充电控制信号S1，令n＝n+1；

步骤3：判断n>N，若条件不成立则重复执行步骤2；若条件成立，表示第 一个模拟子块充电完毕，然后对模拟像素进行压缩测量，则令t＝t+1，n＝1，转 步骤4；

步骤4：同时转步骤5和步骤9，将步骤5-8与步骤9-15并行执行：

步骤5：FPGA控制器产生第x单元的充电控制信号S1，再令n＝n+1；

步骤6：判断n>N，条件不成立转步骤5继续对当前子块充电；若条件成立 表示当前模拟子块充电完毕，则令t＝t+1、n＝1，转步骤7；

步骤7：判断t>2，若条件不成立转步骤5；若条件成立则令t＝1、n＝1，转 步骤8；

步骤8：转步骤5执行，然后重复对两个模拟子块轮流充电；

步骤9：FPGA控制器产生两个模拟子块的轮流选通信号S2；

步骤10：将第m行随机序列输出到多路模拟开关MUX的控制端；

步骤11：启动A/D转换器，延时足够时间后再读取A/D转换结果，并送存 储器单元保存；令m＝m+1；

步骤12：判断m>M，若条件不成立表示当前子块压缩测量未完成，则转步 骤10执行；若条件成立当前子块压缩测量完成，则令tt＝tt+1、m＝1，转步骤13， 开始对下一子块压缩测量；

步骤13：判断tt>T，若条件不成立，表示当前帧压缩测量未完成，转步骤 9执行；若条件成立，则当前视频帧压缩测量已完毕，则令tt＝1、转步骤9执行。

本发明将基于分块压缩感知的CCD视频压缩成像的控制方法中的数据时间 片流程划分为：步骤2-3实现第1个模拟子块的充电；步骤5-8实现两个模拟子 块的轮流充电；步骤9-13实现两个模拟子块的轮流压缩测量；步骤5-8和步骤 9-13并行处理，第1模拟子块充电的同时第2个模拟子块压缩测量，而第2模 拟子块充电的同时第1个模拟子块压缩测量两个子块的不同处理构成并行时间 片处理流程。

与现有技术相比，该系统具有压缩感知成像系统的通用性、加密性、鲁棒 性和可伸缩性等特征。相比于其它压缩采样系统，该系统将CCD图像传感器串 行输出的模拟电像素转存，通过对子块内N个模拟像素进行模拟压缩计算，实 现CCD图像传感器视频帧的分块压缩感知，以CCD图像传感器帧速率完成视 频场景的压缩成像。相比于传统成像方法，大大减少了测量数目，有效降低了 传感器功耗，并降低了A/D转换器的速度和带宽要求，也降低了成本。

附图说明

图1为本发明的基于分块压缩感知的CCD压缩测量视频成像的系统结构示 意图；

图2为本发明的采样保持电容阵列结构示意图；

图3为本发明的基于分块压缩感知的CCD压缩测量视频成像的控制方法流 程；

图4为本发明基于分块压缩感知的CCD视频压缩成像的控制方法中的数据 时间片流程。

具体实施方式

图1是本发明的基于分块压缩感知的CCD压缩测量视频成像的系统结构示 意图，本系统通过CCD图像感知传感器，用于向本系统提供串行模拟像素源， 该系统包括：

FPGA控制器，其功能包括:(1)产生CCD所需的所有控制信号，启动 CCD串行输出模拟像素调制信号；(2)产生采样保持阵列帧像素同步和时钟信 号；(3)产生A/D转换控制信号，启动A/D转换，并读取A/D转换结果；(4) 完成压缩编码；(5)完成数据通信控制。

CCD图像传感器，感知视频场景的光强信号，并将其转换为电信号，在CCD 上产生用电压信号表示的场景模拟像素矩阵；

CCD驱动电路，用于CCD垂直时钟信号的缓冲和驱动；

相关双采样电路CDS，CCD信号处理电路之一。CDS电路用两个采样保 持脉冲，预采样脉冲(SHP)和数据采样脉冲(SHD),对CCD输出电压信号中 的每个像素进行先后两次采样。当预采样脉冲有效时,先对每个像素中的浮置栅 电平部分进行一次预采样并保持；当数据采样脉冲有效时,再对视频信号采样并 保持。两次采样差即为真正的CCD视频信号。

可编程增益放大器PGA电路，CCD信号处理电路之一。PGA通常为低通 滤波放大电路，用于CCD输出电压信号的放大，同时将相关双采样电路CDS 后输出的CCD电压信号中的高频噪声滤出。

采样保持/电容阵列，如图2所示，该结构部件将串行输出的每一帧模拟像 素分成很多子块分别保存在采样保持阵列的电容上。设CCD图像传感器有L行、 C列有效像元，即应有为L×C个有效像素。电容阵列由2×N个单元构成，分 成2个模拟子块，每个子块均有N个单元。每个单元连接模拟开关K1和K2， K1在信号S1控制下导通对电容充电。每个模拟子块内的N个单元的模拟开关 K2在子块选通信号S2控制下同时导通，将该子块内的模拟像素同时送到多路 模拟开关MUX。信号S1、S2由内部逻辑电路产生，S1有效时间为1个CCD 主时钟周期；S2持续期时间与压缩测量次数M有关。

随机数发生器，产生满足M个长度为N点的不相关二值随机数矩阵，作为 测量矩阵，送测量矩阵存储器中保存，作为M次压缩采样。同时，在FPGA控 制下将每行随机数送多路模拟开关MUX控制端。用这些随机信号控制多路模拟 开关MUX电路的瞬时通断。

多路模拟开关MUX电路，内置N个模拟开关，控制模拟子块的模拟像素 输出到加法器运算。多路模拟开关MUX电路和模拟加法器电路，在随机数发生 器电路输出信号的控制下，随机选择模拟子块中的部分模拟像素同时送到模拟 加法器电路完成模拟压缩计算，再将结果送到A/D转换器将模拟信号转换为数 字量。

模拟加法器，将模拟多路开关MUX输出的N路模拟像素进行模拟压缩计 算，输入端高输入阻抗，输出端低输出阻抗，运算结果送A/D转换器；

A/D转换器(ADC)，在FPGA控制下，对模拟运算器输出的模拟信号进行 模数转换，并送存储器保存。

存储器，存储转换得到的数字信号；

编码器，对每帧压缩成像数据进行编码；

SD卡，存储编码数据，实现即插即用；

USB接口，USB驱动接口，实现USB高速数据通信；

Gige千兆网口，实现千兆网络接口通信；

系统中，FPGA控制器分别连接CCD图像传感器、CCD驱动电路、A/D转 换器(ADC)、采样保持/电容阵列、存储器和编码器；所述驱动电路、CCD图 像传感器相互连接，CCD图像传感器连接相关双采样电路，相关双采样电路通 过可编程增益放大器PGA连接至采样保持/电容阵列，采样保持/电容阵列通过 多路模拟开关MUX连接模拟加法器和随机数发生器，模拟加法器连接至A/D 转换器(ADC)。

对于CCD图像传感器串行输出的模拟像素，通过采样保持\电容阵列中任一 模拟子块存储后，就能够并行输出N个模拟像素；在任一子块选通信号起作用 时，将子块输出的模拟信号表示为列向量X_t；

随机数发生器产生的M行N列二值随机数矩阵φ_B＝[φ₁；φ₂；…；φ_M]为分块 测量矩阵，其中φ_i(i＝1,…,M)为N个元素的行向量；随机数发生器输出任一 行N个二值随机数时，模拟多路开光MUX将子块输出模拟信号进行压缩计算 得y_i＝φ_iX_t(i＝1,…,M)；M次压缩测量后得到M个元素的列向量Y_t＝[y₁； y₂,…,y_M]^T；

对于整个视频帧为L×C个像素，假设可分为T个子块，T取值为大于等于 [L*C/N]的最小整数，记NN＝T×N，则视频帧像素可表示为NN个元素的列向 量Y＝[X₁,X₂,…,X_T]^T。对于视频帧所有像素的测量矩阵Ф为T个分块测量矩阵 φ_B构成的对角矩阵，而视频帧的压缩采样结果为M×T个元素的列向量，即Y＝ [Y₁,Y₂,…,Y_T]^T；最后，视频帧的压缩测量结果可表示为Y＝ФX；已知视频压缩 测量结果Y和测量矩阵Ф，就能够重构视频帧X。

该系统采用CCD图像传感器感知视场光信号，输出串行用电压信号表示的 场景模拟像素；进而将CCD串行输出的每帧视频的模拟像素分成很多相同像素 数目的子块，交替存储在采样保持/电容阵列内部的两个模拟子块上，实现模拟 电压信号的高速转存和仓储；再通过随机数发生器产生的测量矩阵、多路模拟 开关MUX开关电路和模拟加法器等电路对储存在两组采样保持阵列上的模拟 电压信号轮流进行模拟压缩计算，完成基于分块压缩感知理论的随机线性投影； 然后采用A/D转换器将模拟计算的输出信号转换成数字信号储存在存储器中， 最终获得每帧视频场景的分块压缩成像数据。

如图3所示，本发明还提出了一种基于分块压缩感知的CCD视频压缩成像 的控制方法，该方法包括以下步骤：

初始化：对于L×C个模拟像素，假设将其分为T个模拟子块，每个子块有 N个模拟像素，子块总数T＝L×C/N；令n表示块内单元数，t为当前充电的模 拟子块序号，tt为完成压缩测量的子块数目,m为当前压缩测量的子块压缩测量 次数；令n＝1、t＝1、x＝(t-1)*N+n，tt＝0，m＝1。

步骤1：随机数发生器产生一个M行N列的随机数矩阵；启动FPGA控制 器产生读取CCD图像传感器像素视频帧的周期时序信号，则CCD图像传感器 开始串行输出模拟像素；初始化A/D转换器工作模式；

步骤2：FPGA控制器产生第x单元的充电控制信号S1,令n＝n+1；

步骤3：判断n>N，若条件不成立则重复执行步骤2；若条件成立，表示第 一个子块充电完毕，可以启动模拟子块像素进行压缩计算，则令t＝t+1，n＝1， 转步骤4；

步骤4：同时转步骤5和步骤9，将步骤5-8与步骤9-15并行执行：

步骤5：FPGA控制器产生第x单元的充电控制信号S1，再令n＝n+1；

步骤6：判断n>N，条件不成立转步骤5继续对当前子块充电；若条件成立 表示当前模拟子块充电完毕，则令t＝t+1、n＝1，转步骤7；

步骤7：判断t>2，若条件不成立转步骤5；若条件成立则令t＝1、n＝1，转 步骤8；

步骤8：转步骤5执行，然后重复对两个模拟子块轮流充电；

步骤9：FPGA控制器产生两个模拟子块的轮流选通信号S2；

步骤10：将第m行随机序列输出到多路模拟开关MUX的控制端；

步骤11：启动A/D转换器，延时足够时间后再读取A/D转换结果，并送存 储器单元保存；令m＝m+1；

步骤12：判断m>M，若条件不成立表示当前子块压缩测量未完成，则转步 骤10执行；若条件成立当前子块压缩测量完成，则令tt＝tt+1、m＝1，转步骤13， 开始对下一子块压缩测量；

步骤13：判断tt>T，若条件不成立，表示当前帧压缩测量未完成，转步骤 9执行；若条件成立，表示当前视频帧压缩测量已完毕，则令tt＝1、转步骤9执 行。

图4为本发明提出了一种基于分块压缩感知的CCD视频压缩成像的控制方 法中的数据时间片流程：

步骤2-3实现第1个模拟子块的充电；

步骤5-8实现两个模拟子块的轮流；步骤9-13实现两个模拟子块的轮流压 缩测量；其中步骤5-8和步骤9-13并行处理，第1模拟子块充电的同时第2个 模拟子块压缩测量，而第2模拟子块充电的同时第1个模拟子块压缩测量两个 子块的不同处理构成并行时间片处理流程，提高了处理的速度和效率。