时脉调整电路与数字模拟转换装置

摘要

本发明提供一种时脉调整电路与数字模拟转换装置。此时脉调整电路包括选择电路与降频电路。选择电路是用于反应于输出时脉信号的频率来产生第一选择信号。降频电路是电性连接至选择电路，用于反应于第一选择信号的第一电平以第一倍率降低输入时脉信号的频率以产生输出时脉信号，并且反应于第一选择信号的第二电平以第二倍率降低输入时脉信号的频率以产生输出时脉信号。其中第一倍率不同于第二倍率。据此，可以减少电路的复杂度。

说明书

技术领域

本发明是有关于一种时脉调整电路，尤其是有关于数字的时脉调整电路与使用此时脉调整电路的数字模拟转换装置。

背景技术

在一些数字模拟转换装置中，锁相环(phase lock loop)经常的被用来产生时脉信号，而所产生的时脉信号可用来做数字至模拟的调制或是采样。在一些应用中，全数字锁相环比模拟锁相环有较好的抗噪性(noise immunity)。全数字锁相环通常具有相位检测器、时间至数字转换器(time to digital converter，TDC)、数字控制振荡器(digital control oscillator)、以及除法器。为了达到较少的抖动(jitter)，相位检测器及/或数字控制振荡器需要有较高的分辨率或精准度，因此会增加电路的复杂度或成本。因此，如何设计电路，可以达到全数字锁相环的功能，但有较低的电路复杂度，为此领域技术人员所关心的议题。

发明内容

本发明提供一种时脉调整电路与数字模拟转换装置，可以减少电路的复杂度。

本发明一范例实施例提出一种时脉调整电路，用于追踪输入时脉信号以产生输出时脉信号。此时脉调整电路包括选择电路与降频电路。选择电路是用于反应于输出时脉信号的频率来产生第一选择信号。降频电路是电性连接至选择电路，用于反应于第一选择信号的第一电平以第一倍率降低输入时脉信号的频率以产生输出时脉信号，并且反应于第一选择信号的第二电平以第二倍率降低输入时脉信号的频率以产生输出时脉信号。其中第一倍率不同于第二倍率。

在一范例实施例中，上述的选择电路包括计数电路，用于根据输出时脉信号更新计数值，并且判断计数值是否符合临界值。计数电路也用于根据计数值是否符合临界值以决定选择信号位于第一电平或是第二电平。

在一范例实施例中，上述的计数电路还用于根据计数值是否符合临界值以输出第二选择信号。选择电路还包括多工器，用于根据第二选择信号以选择第一数值或是第二数值，并将所选择的第一数值或是第二数值传送给计数电路以做为临界值。

在一范例实施例中，若临界值为第一数值且计数值符合第一数值，计数电路会设定第一选择信号位于第二电平，重置计数值，并且设定第二选择信号使多工器选择第二数值。若临界值为第二数值且计数值符合第二数值，计数电路会设定第一选择信号位于第一电平，重置计数值，并且设定第二选择信号使多工器选择第一数值。

在一范例实施例中，上述的第一数值、第二数值、第一倍率与第二倍率是根据公式(1)所决定：

$>\left[\frac{1}{(\frac{X\times \mathrm{DX}}{F_{\mathrm{CLK}}}+\frac{Y\times \mathrm{DY}}{F_{\mathrm{CLK}}})\times \frac{1}{N}}\right]\approx F_d···\left(1\right)$>

其中X为第一数值，Y为第二数值，DX为第一倍率，DY为第二倍率，F_CLK为输入时脉信号的频率，N为第一数值与第二数值的和，并且F_d为目标频率。

在一范例实施例中，上述的降频电路包括多工器与除法器。多工器是电性连接至计数电路，用于反应于第一选择信号的第一电平而选择第一倍率以做为倍率信号，并且反应于第一选择信号的第二电平而选择第二倍率做为倍率信号。除法器是电性连接至多工器，用于接收倍率信号，并且根据倍率信号降低输入时脉信号的频率以产生输出时脉信号。

本发明一范例实施例提出一种数字模拟转换装置，用于接收输入时脉信号。此数字模拟转换装置包括时脉调整电路、信号处理电路与数字模拟转换器。此时脉调整电路包括选择电路与降频电路。选择电路是用于反应于输出时脉信号的频率来产生第一选择信号。降频电路是电性连接至选择电路，用于反应于第一选择信号的第一电平以第一倍率降低输入时脉信号的频率以产生输出时脉信号，并且反应于第一选择信号的第二电平以第二倍率降低输入时脉信号的频率以产生输出时脉信号。其中第一倍率不同于第二倍率。信号处理电路是电性连接至时脉调整电路，用于根据输出时脉信号产生至少一个第一时脉信号。数字模拟转换器是电性连接至信号处理电路，用于根据第一时脉信号将第一数字信号转换为调制信号。

在一范例实施例中，上述的降频电路以第一倍率降低输入时脉信号的频率以产生第二时脉信号，并且第一倍率大于第二倍率。数字模拟转换器包括采样电路与调制器。此采样电路是用于根据第一时脉信号升采样第一数字信号以产生第二数字信号。调制器是电性连接至采样电路，用于根据第二时脉信号调制第二数字信号以产生调制信号。

在一范例实施例中，上述第一时脉信号的数目大于1，并且信号处理电路包括多个除法器。其中每一个除法器用于降低输出时脉信号的频率以产生其中一个第一时脉信号。

在一范例实施例中，上述的采样电路包括多个升采样阶段。其中每一个升采样阶段根据至少一个第一时脉信号来升采样第一数字信号。这些升采样阶段中的最后阶段根据其中一个第一时脉信号与第二时脉信号升采样第一数字信号以产生第二数字信号。

在一范例实施例中，第二时脉信号的频率低于调制信号的频率。

基于上述，本发明范例实施例提出的时脉调整电路与数字模拟转换装置，通过计数器、除法器、多工器便可以达到全数字锁相环的功能，据此可以减少电路的复杂度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据一范例实施例示出的数字模拟转换装置的示意图；

图2是根据一范例实施例示出的时脉调整电路的示意图；

图3是根据一范例实施例示出的数字模拟转换装置的示意图。

附图标记说明：

100：数字模拟转换装置；

110：时脉调整电路；

120：信号处理电路；

130：数字模拟转换电路；

Sel_1：第一选择信号；

clk_in：输入时脉信号；

clk_out：输出时脉信号；

clk_1、321～323：第一时脉信号；

clk_2：第二时脉信号；

data_1：第一数字信号；

s_pcm：调制信号；

X：第一数值；

Y：第二数值；

210：多工器；

220：计数电路；

230：多工器；

240、311～313：除法器；

sel_2：第二选择信号；

DX：第一倍率；

DY：第二倍率；

250：倍率信号；

330：采样电路；

331～333：升采样阶段；

data_2：第二数字信号；

340：调制器。

具体实施方式

图1是根据一范例实施例示出的数字模拟转换装置的示意图。

请参照图1，数字模拟转换装置100包括时脉调整电路110、信号处理电路120与数字模拟转换电路130。在此范例实施例中，数字模拟转换装置100是实现为一个音频处理装置，用于将内容为音频的第一数字信号data_1转换为模拟信号。然而，在其他范例实施例中，数字模拟转换装置100也可用于将其他类型的数字信号转换为模拟信号，本发明并不限制第一数字信号data_1的内容。

时脉调整电路110是用于接收来自另一电子装置的输入时脉信号clk_in，追踪此输入时脉信号clk_in的频率以产生输出时脉信号clk_out。例如，时脉调整电路110可实现为全数字锁相环(all-digital phase locked loop，简称ADPLL)，但本发明并不在此限。

信号处理电路120电性连接至时脉调整电路110，是用于根据输出时脉信号clk_out产生至少一个第一时脉信号clk_1。例如，信号处理电路120中包括一或多个除法器，用于降低输出时脉信号clk_out的频率来产生第一时脉信号clk_1。

数字模拟转换电路130是用于根据第一时脉信号clk_1来将第一数字信号data_1转换为调制信号s_pcm，而调制信号s_pcm是用于产生模拟信号。然而，本发明并不限制数字模拟转换电路130所使用的调制方法，也不限制如何将调制信号s_pcm转换为模拟信号。

更具体来说，时脉调整电路110包括选择电路112与降频电路114。选择电路112是用于反应于输出时脉信号clk_out的频率来产生第一选择信号sel_1，使得第一选择信号sel_1会切换在第一电平与第二电平之间。降频电路114是电性连接至选择电路112，用于反应于第一选择信号sel_1的第一电平以第一倍率降低输入时脉信号clk_in的频率以产生输出时脉信号clk_out。若第一选择信号sel_1位于第二电平，降频电路114会反应于第一选择信号sel_1的第二电平以第二倍率降低输入时脉信号clk_in的频率以产生输出时脉信号clk_out。其中第一倍率不同于第二倍率。例如，第一倍率为5，是用于将输入时脉信号clk_in的频率除以5，而第二倍率为4，用于将输入时脉信号clk_in的频率除以4。然而，本发明并不限制第一倍率与第二倍率的数值；或者，第一倍率与第二倍率也可以是浮点数。在上述的例子中，以第一倍率产生的输出时脉信号clk_out的频率(也称第一频率)会低于以第二倍率所产生的输出时脉信号clk_out的频率(也称第二频率)。因此，输出时脉信号clk_out的频率会介于第一频率与第二频率之间，而符合所需要的一个目标频率。如此一来，时脉调整电路110至少不用配置振荡器，可以简化时脉调整电路110的电路复杂度。

在另一范例实施例中，第一选择信号sel_1也可以具有多于2个电平，或者是第一选择信号sel_1的数目大于1。降频电路114会根据这些第一选择信号sel_1的电平来选择三个以上不同的倍率的其中之一，并以所选择的倍率来降低输入时脉信号clk_in的频率。相同的是，输出时脉信号clk_out的平均频率会符合所需要的目标频率。

由于输出时脉信号clk_out的频率会改变因而具有抖动(jitter)，因此在一范例实施例中，以第一倍率所产生第二时脉信号clk_2会传送给数字模拟转换电路130。数字模拟转换电路130会根据此第二时脉信号clk_2来产生调制信号，据此减少抖动。在另一范例实施例中，第二时脉信号clk_2也可以是根据第二倍率所产生，本发明并不在此限。

图2是根据一范例实施例示出的时脉调整电路100的示意图。

请参照图2，在图2的范例实施例中，选择电路112包括计数电路220与多工器210。多工器210用于根据第二选择信号sel_2以选择第一数值X或是第二数值Y，并将所选择的第一数值X或是第二数值Y传送给计数电路220以做为临界值。计数电路220是用于根据输出时脉信号clk_out更新一个计数值，并且判断此计数值是否符合上述的临界值。例如，计数电路220会检测输出时脉信号clk_out的边缘(可是上升边缘或是下降边缘)，并在遇到边缘时将计数值加上1。计数电路220会根据计数值是否符合临界值以决定第一选择信号sel_1是位于第一电平或是第二电平。例如，若计数值不符合临界值，则计数电路220维持第一选择信号sel_1的电平不变(可为第一电平或是第二电平)；若计数值符合临界值，则计数电路220会改变第一选择信号sel_1的电平。此外，计数电路220也会根据计数值是否符合临界值以输出第二选择信号sel_2。例如，若计数值不符合临界值，则计数电路220维持第二选择信号sel_2的电平不变；若计数值符合临界值，则计数电路220会改变第二选择信号sel_2的电平。因此，每当计数值符合临界值，第二选择信号sel_2的电平会改变，致使临界值会被改变，此时计数电路220会重置计数值。具体来说，若临界值为第一数值X，并且计数电路220中的计数值符合该第一数值X，则计数电路220会改变第一选择信号sel_1的电平，重置计数值，并且设定第二选择信号sel_2使多工器210选择第二数值Y。此外，若临界值为第二数值Y且计数值符合第二数值Y，则计数电路220也会改变第一选择信号sel_1的电平，重置计数值，并且设定第二选择信号sel_2使多工器210选择第一数值X。

在图2的范例实施例中，降频电路114包括多工器230与除法器240。多工器230会反应于第一选择信号sel_1的第一电平来选择第一倍率DX作为倍率信号250。若第一选择信号sel_1位于第二电平，多工器230会反应于第一选择信号sel_1的第二电平来选择第二倍率DY作为倍率信号250。除法器240会根据此倍率信号250来降低输入时脉信号clk_in的频率，据此产生输出时脉信号clk_out。在一范例实施例中，若计数电路220中的计数值符合第一数值X，则计数电路220会设定第一选择信号sel_1位于第二电平，据此多工器230会选择第二倍率DY。另一方面，若计数电路220中的计数值符合第二数值Y，则计数电路220会设定第一选择信号sel_1位于第一电平，据此多工器230会选择第一倍率DX。

以另外一个角度来说，若第一数值X较大(相较于第二数值Y)，则除法器240接收到第一倍率DX的时间较长。反之，若第二数值Y较大，则除法器240接收到第二倍率DY的时间较长。通过调整第一数值X与第二数值Y，可以调整输出时脉信号clk_out的平均频率。在一范例实施例中，第一数值X、第二数值Y、第一倍率DX与第二倍率DY是根据以下公式(1)所决定。

$>\left[\frac{1}{(\frac{X\times \mathrm{DX}}{F_{\mathrm{CLK}}}+\frac{Y\times \mathrm{DY}}{F_{\mathrm{CLK}}})\times \frac{1}{N}}\right]\approx F_d···\left(1\right)$>

公式(1)中的X为第一数值，Y为第二数值，DX为第一倍率，并且DY为第二倍率。F_CLK为输入时脉信号clk_in的频率，N为第一数值X与第二数值Y的和，并且F_d为目标频率。举例来说，若输入时脉信号clk_in的频率为24MHz(mega hertz)，第一数值与第二数值是彼此相同，第一倍率是5，并且第二倍率是4，则公式(1)所计算出的目标频率约是5.33MHz。然而，本发明并不限制目标频率要设定为多少。

图3是根据一范例实施例示出的数字模拟转换装置的示意图。

请参照图3，在图3的范例实施例中，信号处理电路120包括三个除法器311～313，用于降低输出时脉信号clk_out的频率以产生第一时脉信号321～323。其中第一时脉信号321～323的频率彼此不相同。值得注意的是，第一时脉信号321～323是根据第一倍率与第二倍率所产生，因此会有稍微的抖动。第二时脉信号clk_2仅是根据第一倍率(或第二倍率)所产生，因此有相对较少的抖动。

数字模拟转换电路130可包括采样电路330与调制器340。采样电路330，在本范例中可例如是升采样电路，但并不以此为限，用于根据第一时脉信号321～323来升采样第一数字信号data_1以产生第二数字信号data_2。调制器340是用于根据第二时脉信号clk_2调制第二数字信号data_2以产生调制信号s_pcm。例如，采样电路330会将第一数字信号data_1的频率增加128倍，而调制器340是一个三角积分调制器(Sigma-Delta modulator)。然而，本发明并不限制第一数字信号data_1的频率被放大多少倍，也不限制调制器340采用何种调制方法。在一范例实施例中，第二时脉信号clk_2的频率是低于调制信号s_pcm的频率，但本发明并不以此为限。

在一范例实施例中，采样电路330包括多个升采样阶段331～333。每一个升采样阶段331～333可包括滤波器、开关、若干任意可用来执行升采样的电路，本发明并不限制升采样阶段331～333的电路。每一个升采样阶段331～333会根据第一时脉信号321～323的至少其中之一来升采样第一数字信号data_1若干倍，并且升采样阶段331～333中的最后阶段(即，升采样阶段333)会根据第一时脉信号321～323的其中之一与第二时脉信号clk_2来升采样第一数字信号data_1。若把升采样阶段331～333的倍率相乘，则可以得到所需要的倍率(例如，128)。举例来说，升采样阶段331会根据第一时脉信号322、第一时脉信号323来将第一数字信号data_1的频率乘上2倍；升采样阶段332会根据第一时脉信号321、第一时脉信号322来将第一数字信号data_1的频率乘上4倍；升采样阶段333会根据第一时脉信号321与第二时脉信号clk_2来将第一数字信号data_1的频率乘上16倍。如此一来，经过升采样阶段331～333之后，第一数字信号data_1的频率便会被乘上128倍而成为第二数字信号data_2。然而，在其他范例实施例中，采样电路330可包括数目更多或更少的升采样阶段，本发明并不限制升采样阶段的数目，也不限制每一个升采样阶段的倍率。

综上所述，本发明范例实施例提出的时脉调整电路与数字模拟转换装置，可以通过除法器与计数器来实现全数字锁相环，据此减少电路的复杂度。此外，低抖动的时脉信号会用于执行调制，据此产生低抖动的调制信号。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。