任意相位轨迹频率合成器

摘要

一种频率合成器，其直接生成相位调制的射频(RF)信号。该频率合成器包括：压控振荡器(VCO)，其根据VCO的输入端接收的信号，生成具有频率受控的合成频率信号；数字可调分频器，其通过所述合成频率信号生成降低的频率信号；相位数模转换器(DAC)，其生成定时信号的延时形式(例如，降低的频率信号，或参考时钟信号)，该定时信号根据数字控制信号实现延时；相位检测器(PD)，其通过降低的频率信号和/或延时定时信号生成相位控制信号；数字信号转换器，其对数字可调分频器和相位DAC进行控制，从而使得VCO输出的合成频率信号的相位或频率对编码在数字信号中的期望相位或频率轨迹进行跟踪。

说明书

相关申请的交叉引用

本申请要求2014年2月7日提交的61/937,380的美国临时申请的权利，在此将其全部公开的内容通过引用并入本文。

技术领域

本发明的主题涉及提供改善的使用任意相位轨迹控制器来直接生成相位调制射频(RF)信号的发射机和频率合成器结构的技术和设备。

背景技术

从WiFi到汽车门锁，无线通信已经普遍存在。诸如无线传感器网络以及物联网(IoT)等新兴技术极大地提高了对无线设备的要求。尤其是，对低生产成本、小尺寸(即，高度小型化)以及降低功率消耗的无线装置具有较高的需求。由于在这些网络中，长的电池寿命对于许多应用是非常重要的，所以降低无线装置的功耗并开发新的功率输出策略尤其重要。基于此，为了开发更小且成本更低的装置，需要减小无线装置的射频及其所附的中央处理单元(CPU)、闪存、随机存取存储器(RAM)以及数字接口模块。一般，通过下面的Moore准则并使用更加小的集成电路制作技术可以将这些装置小型化。然而，大量射频结构并不兼容低电源电压和降低的净空电压，与广泛的装置不匹配，并具有小晶体管特征尺寸生成的特殊装置行为。此外，无法使用技术的最小特征尺寸来减小传统设计中普遍存在的感应器占用的较大的芯片面积。

部分无线发射机结构生成一对笛卡尔基带信号，称为同相(I)和正交(Q)信号。I和Q信号名义上正交，并使用混频器或镜像混频器将I和Q信号合并且上调到发射机中的RF频率上。通常需要仔细设计混频器并需要足够的功率以生成准确的信号。使用放大器将混频器输出信号放大到传输所用的满功率。对于诸如IEEE 802.15.4或蓝牙等具有恒定振幅包络的低功率调制无线标准来说，使用I和Q信号的信号传输方法是非常浪费的。这些标准中，所有的传输信息都包含在信号的相位中。因此，需要一种替代性方法，该方法不在基带生成和处理I-Q信号对并随后上调到RF，而是直接生成相位。

因此，需要无线通信应用中使用的发射机和频率合成器提供较小且高效传输的新的电路和装置结构。

发明内容

本文的论述通过提供改良的使用任意相位轨迹控制器来直接生成相位调制射频(RF)信号的发射机和频率合成器结构来降低上面所指出的一个或多个问题。

根据本公开的一个方面，一种频率合成器包括：压控振荡器(VCO)，其根据VCO的输入端接收的信号，在输出端生成具有频率受控的合成频率信号；数字可调分频器，其耦接到VCO的输出端并通过所述合成频率信号在输出端生成降低的频率信号；相位数模转换器(DAC)，其接收定时信号和数字控制信号，并在输出端生成定时信号的延时形式，该定时信号根据数字控制信号实现延时；相位检测器(PD)，其耦接到数字可调分频器的输出端、相位DAC的输出端和参考时钟，在与VCO的输入端耦接的PD的输出端上生成相位控制信号；数字信号转换器，其用于控制数字可调分频器和相位DAC从而使得VCO输出的合成频率信号的相位或频率对编码在数字信号转换器所接收到的数字信号中的期望相位或频率轨迹进行跟踪。

数字信号转换器可确定相位DAC达到延时门限的时间，并作为对确定相位DAC达到延时门限而对数字可调分频器的分频进行调整。例如，当数字信号转换器确定相位DAC达到最大延时门限时，数字信号转换器会减小相位DAC的数字可调延时并增加数字可调分频器的分频。例如，当数字信号转换器确定相位DAC达到最大延时门限时，数字信号转换器将相位DAC的数字可调延时降低，所降低的时间长度与VCO输出的合成频率信号的一个周期相等。并且，当数字信号转换器确定相位DAC达到最小延时门限时，数字信号转换器增加相位DAC的数字可调延时并降低数字可调分频器的分频。

相位DAC可从数字可调分频器接收降低的频率信号作为定时信号，并可直接向PD输出降低的频率信号的延时形式。

相位DAC可接收参考时钟信号作为定时信号，并可向PD输出参考时钟信号的延时形式。

频率合成器还可包括电荷泵，其耦接在相位检测器的输出端和VCO的输入端之间，并用于对相位控制信号进行滤波，以在VCO的输入端提供滤波后的相位控制信号。

数字信号转换器可以包括具有预定范围的数字累加器。数字信号转换器可根据存储在累加器中的值对相位DAC进行控制，并根据累加器达到预定范围的上限或下限的上溢或下溢状态，对数字可调分频器进行控制。

相位DAC输出的定时信号的延时形式通过PD来对VCO的输入端进行控制。

数字可调分频器可以是可调的，从而对施加到合成频率信号的分频比进行增大、减小或保持稳定。

根据本公开的另一个方面，一种方法包括根据频率合成器的压控振荡器(VCO)的输入端接收的信号在VCO中生成具有频率受控的合成频率信号；在与VCO输出端耦接的数字可调分频器中，通过所述合成频率信号生成降低的频率信号；在接收定时信号和数字控制信号的相位数模转换器(DAC)中，生成定时信号的延时形式，该定时信号根据数字控制信号实现延时；在与数字可调分频器、相位DAC、参考时钟的输出端耦接的相位检测器(PD)中，生成相位控制信号并将该相位控制信号耦接到VCO的输入端；通过接收数字信号的数字信号转换器来对数字可调分频器和相位DAC进行控制，从而使得VCO输出的合成频率信号的相位或频率对编码在数字信号转换器所接收到的数字信号中的期望相位或频率轨迹进行跟踪。

根据本公开的各个方面，频率合成器的VCO的输出端可耦接到发射机的功率放大器、或耦接到无线接收器的混频器，从而为接收的RF信号的频率转换提供参考。在一些实施例中，混频器通过一个或多个缓冲器与VCO耦接，缓冲器可以是模拟的(例如，A类型放大器)或数字的(例如，串联耦接的一个或多个转换器)。

该方法还可包括，在数字信号转换器中确定相位DAC是否达到延时门限，并作为对相位DAC达到延时门限的响应而对数字可调分频器的分频进行调整。在一个示例中，所述调整包括，当相位DAC达到最大延时门限时，减少相位DAC的数字可调延时并增加数字可调分频器的分频。当相位DAC达到最大延时时，在一些实施例中将相位DAC的数字可调延时降低，所降低的时间长度与合成频率信号的一个周期相等。所述调整还可包括，当相位DAC达到最小延时门限时，增加相位DAC的数字可调延时并降低数字可调分频器的分频。

相位DAC接收的定时信号可以是数字可调分频器生成的降低的频率信号，并且该方法还包括向PD输出降低的频率信号的延时形式。

相位DAC接收的定时信号可以是来自参考时钟的参考时钟信号，并且该方法还包括直接向PD输出参考时钟信号的延时形式。

该方法还可包括对PD生成的相位控制信号进行滤波，并将滤波后的相位控制信号提供给VCO的输入端。

对相位DAC进行控制可包括：根据存储在接收数字信号的数字信号累加器中的值对相位DAC进行控制，对数字可调分频器的控制可包括，根据累加器达到累加器的预定范围的上限或下限的上溢或下溢状态，对数字可调分频器进行控制。

在下面的描述中在一定程度上将列举出其它优点和新颖性特征，并且在一定程度上，对于本领域技术人员来说，通过对下面内容和所附附图的审查，或者可以通过对示例的制作或操作学习到，这些优点和新颖性特征是显而易见的。通过实践或使用下面讨论的详细示例中所列举的方法、手段及其组合的不同方面可以实现和获得本技术的论述的优点。

附图说明

附图描绘了符合该论述的一个或多个实施方案，它们只作为实例，而不是作为限制。在这些附图中，同样的参考编号表示相同或相似的单元。

图1至图6是展示直接生成相位调制射频(RF)信号的发射机的示例性结构的功能框图。

图7是展示图1至图6中的任意一个发射机中可使用的压控振荡器(VCO)的示例性结构的功能框图。

图8和图9是展示图1至图6中的任意一个发射机中可使用的数模转换器(DAC)的示例性结构的功能框图。

图10至图16是对图3的发射机进行模拟操作的过程中获取的性能的图示。

具体实施方式

在下面的详细描述中，以示例方式列举了许多具体细节，从而对相关论述提供充分理解。然而，对应本领域技术人员来说应该清楚，不使用这些细节也可以实践该论述。在其它示例中，以相对较高的水平对众所周知的方法、过程、组件和/或电路进行了描述，而没有进行详细描述，以避免没有必要地模糊该论述的观点。

本文公开的各种方法和电路涉及提供使用任意相位轨迹控制器以直接生成相位调制射频(RF)信号的发射机结构。

发射机结构通过将高解析度相位数模转换器(DAC)与快速锁相环(PLL)组合来提供任意相位轨迹。该方法通过消除对复用器、正交信号相加、功率放大器(PA)前的滤波以及使用无感应器振荡器的需求而降低功耗、设计复杂度和芯片面积。任意相位轨迹方法可以生成从IEEE 802.15.4正交相移键控(QPSK)到蓝牙高斯频移键控(GFSK)范围内的具有任意信道中心频率的信号。

在一些实施例中，这些方法和电路与调幅器进行了组合以作为极性调制器，从而使得星座图上传输的信号矢量的任意布置符合任意调制格式。

发射机结构以及相关信号调制结构将调制器电流降低为低于标准发射机电路和装置获得的电流的50％，将发射机的芯片面积减少超过50％，支持4兆码片/秒到8兆码片/秒的码片速率，为减小信道带宽提供轨迹成形，以及支持与蓝牙经典、蓝牙低能量和ANT协议兼容的GFSK。进一步，与传统的发射机设计通常将两个正交信号I和Q信号进行上变频转换相反，本文公开的信号调制结构不使用正交I和Q信号，而直接创建任意相位轨迹。

现在对附图中所示的示例进行详细地介绍并在下面进行讨论。

图1示出了直接生成相位调制射频(RF)信号的发射机100的基本结构。发射机100包括生成驱动功率放大器(PA)113的RF信号的压控振荡器(VCO)109。发射器100中，VCO 109工作在两倍于RF信道频率(例如，是PA 113输出的RF信号的频率的两倍)的频率上。例如，VCO 109可以在5GHz上工作，而PA 113输出的信号是2.5GHz的信号。因此，在发射机100中，分频器111被耦接在VCO109的输出端与PA 113的输入端之间，从而在将信号提供给PA之前将VCO输出信号的频率除以2。具有较高频率的VCO 109和分频器111的串联使用使得发射机100能够输出具有50％占空比的RF信号。具有较高频率的VCO 109和分频器111的使用是可选择性的，并且可替代性地将VCO 109的输出直接提供到PA 113。

PA 113将从VCO 109接收的RF信号放大和/或隔离(例如，直接从VCO 109接收或通过分频器111接收)。从而PA 113提供功率增益从而通过天线115输出全功率RF信号，并提供将信号有效地耦接到天线115上、并将VCO 109上的天线115引起的负载最小化的阻抗匹配。

对于诸如IEEE 802.15.4信号(例如，具有半正弦脉冲整形的偏移QPSK(OQPSK))和蓝牙(GFSK)信号的恒定包络信号，PA 113和天线115输出的RF信号具有恒定幅度包络。这些信号中，所有调制信息都包含在输出的RF信号的相位中并被编码。VCO 109用于直接调制相对于信道中心频率的RF信号的相位，并因此需要VCO来提供精确的相位调制。因此可以设计发射机100来提供对VCO 109的精确控制，从而随着时间的推移输出一个预先确定的且准确的相位轨迹。

可以用锁相环(PLL)对VCO的频率和相位进行控制。发射机100中，使用具有快速更新频率并提供任意相位控制的改良PLL。该PLL使用VCO 109输出的RF信号来生成VCO输入信号从而控制包含VCO109的输出频率的VCO 109的运行。具体地，VCO 109输出的高频RF信号被整数分频器117划分并降为较低的频率。例如，5GHz的信号可被分频器117划分并降为40MHz的信号(例如，当分频器117被设置为125比1的频率比工作时)。分频器117是数字可调的并具有特定的对每个周期中5GHz的信号进行加或减计算的能力。一般来说，传统N分频的分频器提供两种分频率：N和N+1。与之不同，发射机100中，分频器117提供三种分频率：N-1、N、N+1。因此，如果分频器117设置在125比1的频率比工作，那么可以选择性地控制分频器117以126比1、124比1的频率比工作，或者维持并保持125比1的稳定状态。使得可通过分频器117对标称值进行加或减的计算，并通过分频器117简单地对标称值进行计算，提供了对相位DAC的受限动态范围进行处理的最优方法。

PLL中，分频器117输出的下分频信号进入到根据数字输入信号对信号进行延时的相位数模转换器(DAC)119中。相位DAC 119可以具有根据数字控制信号通过选择的延时量在其输入端对接收的信号进行延时的数字可调延时的功能，并输出延时的信号。在一个示例中，相位DAC 119具有关于VCO频率的360度的全部范围，使得相位DAC 119可以将输入信号延时达到VCO频率的一个周期。相位DAC119可以具有2度的解析度，从而将VCO频率的一个周期是以2度的解析度对360度进行划分。在一个示例中，对于VCO 109输出的5GHz的RF信号，相位DAC 119可以因此可包括180个数字控制延时单元，其共同提供达到200宏秒(ps)的延时全角度(例如，5GHz的一个周期)且每一个提供200/(360/2)＝1.1ps的解析度(稍微小于8比特)。相位DAC 119的解析度可以由误差向量幅度(EVM)规范、频谱屏蔽需求和PLL滤波带宽设置。由于相位DAC 119对具有下分频的分频器117输出的信号操作，所以相位DAC 119只需要在下分频的频率上工作(例如，我们示例中提出的40MHz)。因此，相位DAC 119具有下分频信号的边沿之间的时间(例如，在40MHz的信号中大约为25ns)去改变下分频信号的上升(下降)沿之间的相位DAC 119中延时单元的数字设置。在我们的示例中，因为边沿传输率小于原始RF信号的边缘传输率的百分之一，所以由于相位DAC 119工作在非常低的速率(相对于VCO 109或发射机100输出的RF信号的速率/频率)下，PLL反馈环中该位置上的相位DAC的包含物在功耗上生成微不足道的增加。

相位DAC 119输出的信号用于通过PLL反馈环控制VCO 109。具体地，相位DAC 119输出的延时信号(即，下分频和相位调整的信号)提供给相位检测器(PD)105或相位频率检测器(PFD)的一个输入端。PD 105(或PFD)在它的其它输入端接收参考时钟信号，例如从具有低相位噪声和高频精度的参考时钟103或石英晶体中获取的信号。根据PD 105接收的信号之间的差异计算PD 105输出的相位误差信号，并提供给电荷泵(CP)107。CP 107对相位误差信号提供低通滤波(LPF)，并向与其输出端耦接的VCO 109提供控制信号。

图1的发射机100中，PD 105、CP/LPF 107、VCO 109、分频器117和相位DAC 119形成频率合成器的一部分，其从VCO 109的输出端输出具有期望的相位轨迹的射频信号。频率同步器可以用在发射机100中，如图1所示，或应用在其它电路或诸如接收机、采样器和时钟电路等装置中。

参考时钟信号(由参考时钟103输出)的频率为PLL设置采样周期。在高频(例如，40MHz)上运行参考时钟(因此，PLL环在高频上运行)使得闭环PLL带宽在4MHz或更多的状态下。快速PLL带宽允许2-4MHz(例如，信号带宽可以是大约1-2MHz)的码片调制速率甚至达到8MHz(例如，大约4MHz的信号带宽)。当预期相位轨迹带宽达到PLL带宽时，固有PLL滤波将会对期望的相位轨迹进行滤波。为了补偿这种影响，容易获知，可以使用PLL带宽对期望相位轨迹预加重以消除受限PLL延时的效果。在一些示例中，也可以提前传输相位轨迹以补偿PLL延时(例如，组延时)。可选地，可以添加直接控制VCO的前馈控制来补偿PLL低通滤波。由于PLL带宽中的相位噪声被衰减，所以快速PLL采样速率的另一个优点是能够大量降低相位噪声，这极大的有助于使用非感应器实现VCO(例如，环振荡器VCO)。

PD 105的输出端是一组用于控制CP 107工作的数字控制线。CP的输出端在施加到VCO 109之前被低通滤波(LPF)。在一些示例中滤波器被合并作为CP的一个完整部分。滤波器可以包括积分器部分从而滤波掉DC相位误差。为了稳定性，滤波器还可以具有超前/滞后网络或比例反馈部分。PLL的带宽对相位轨迹跟踪环的带宽进行设置。慢响应(即，低带宽)会生成较差的相位跟踪，而过快的响应(即，高带宽)又不能够对相位DAC量化误差、参考时钟毛刺和电荷泵故障进行充分的滤波。粗频率范围校准可被用于设置接近信道中心频率(例如，VCO输出的信号频率)的VCO频率，因此PLL中的VCO不需要过量的调谐范围。

为了准确控制VCO 109的相位，发射机100在控制PLL 109工作的反馈环上设有分频器117和相位DAC 119。然而，相位DAC 119受限于相位缠绕：如果RF输出信号中需要的相位超出了相位DAC的范围(例如，超出了360度的相位，对应于上述示例性示例中的VCO输出信号的一个周期、8个比特的范围和/或200ps的范围)，相位DAC 119会达到其范围的端点(在一些示例中，可能溢出)。然而，为了调制VCO 109输出的RF信号，将需要多于360度的相位。例如，为了对序列中的具有重复的1或0的数字信号进行调制(例如，最小频移键控(MSK))，将需要能够将大于360度的相位添加到信号中的能力。

为了处理相位缠绕，发射机100包括码片相位转换器121，用于同步控制分频器117和相位DAC 119的运行。码片相位转换器121接收数据信号(例如，数字比特序列)，并控制分频器117和相位DAC 119来将数据信号中包含的信息编码到RF信号的相位中。在一些实施例中，该码片相位转换器包括时钟输入，其可以接收从参考时钟103或VCO 109的输出端中生成的信号，从而提供控制分频器117和相位DAC 119所使用的同步信号。基于此，码片相位转换器121利用分频器117的三个分频器比率(N-1、N和N+1)处理相位缠绕，这将在下面详细描述。

一般而言，码片相位转换器121实现数字信号转换器功能以向相位DAC 119提供对接收的数字信号中的信息进行编码的相位控制信号。相反，相位DAC 119根据接收的相位控制信号对由相位DAC 119引入的延时/相位进行控制，使其变为下分频信号。而且，码片相位转换器121对相位控制信号进行监控从而确定相位是否扩展到或超出相位DAC 119的全部范围(例如，在一个示例中，扩展到或超出相位的360°)。如果码片相位转换器121确定相位控制信号达到或超出相位的全部范围(例如，相位控制信号达到相位DAC 119可提供的相位/延时的全部范围的上限/最大门限限制或下限/最小门限限制)，转换器121会调整相位DAC 119和分频器117。从而通过调整相位DAC 119和分频器117的相位和计数，码片相位转换器控制VCO 119输出的RF信号的相位从而将接收的数字信号编码为RF信号的相位。

如果相位超出了由相位DAC引入的相位/延时的全部范围(例如，360°的相位)且需要额外的相位/延时，则转换器121将一个计数添加(N+1)到分频器117中并从提供给相位DAC 119的相位信号中减去一个相位周期(否则，会控制相位DAC 119将相位DAC引入的相位/延时减少一个VCO输出信号的周期)。通过将一个计数增加到分频器117中，其周期扩展了一个VCO输出信号周期，分频器117输出的信号变慢(例如，VCO输出的RF信号的频率除以126而不是125，导致分频信号具有25.2ns的周期，替代了25ns的周期)。另外，通过将相位DAC引起的相位/延时降低一个VCO输出信号周期(例如，200ps)，限制或消除了将一个计数添加到分频器117生成的影响，同时重构了可以由相位DAC 119提供的相位/延时的全部范围。

相反，如果相位扩展到0度以下(例如，需要较小的相位)，那么转换器121从分频器117中缩减或减去一个计数(N-1)并在提供给DAC 119的相位信号上增加一个相位周期(否则，控制相位DAC 119将相位DAC引起的相位/延时增加一个VCO输出信号周期)。对分频器117减少一个计数后，其周期减少一个VCO输出信号周期，分频器117输出的信号变得更快(例如，将VCO 109输出的RF信号的频率除以124而不是125，生成的分频的信号具有24.8ns的周期而不是25ns的周期)。而且，通过将相位DAC引起的相位/延时增加一个VCO输出信号周期(例如，200ps)，限制或消除了分频器117减少一个计数所引起的影响，同时重构了由相位DAC 119提供的相位/延时的全部范围。

在若干实施例中，相位DAC 119和分频器117的码片相位转换器121执行的控制和协作，从而选择对分频器117的计数的加或减会对分频器117的门限进行调整，使其达到或逼近相位DAC 119的最大或最小输出值；适当增加或减小计数使其达到位于相位DAC范围中心附近的门限值；从一个周期到另一个周期，门限值以常数相位DAC值出现；从一个周期到另一个周期，门限值以变化但已知的相位DAC值出现(例如，作为动态单元匹配方案的一部分)；相位DAC大于360度(例如，720度)；和/或响应于穿越门限而将增加或减少多于一个的脉冲。在动态单元匹配方案的示例中，相位DAC可以具有540度的范围且用于分频器计数调整的门限在360和540度之间抖动。

因此，如果相位扩展超过了全部范围360度，转换器121、相位DAC 119和分频器117的运行会使得将一个计数添加到分频器117中并且(相位-360)的剩余值可被相位DAC 119进一步用于相位调整。相反，通过从分频器117中减去计数以及重置相位DAC值(相位+360°)可以实现负相位(零度以下)。从而转换器121、相位DAC119和分频器117使得VCO 109能够对任意相位轨迹进行无缝跟踪。一般而言，由于相位是整体的频率：相位保持通过对前面周期中的计数调整而在后面周期中生成的影响，所以分频器中计数的加和减只发生在相位缠绕传输中。

码片相位转换器121将数字信号的数据码片转换为相位轨迹。在一些实施例中，在独立的模块中执行相位轨迹计算，其输出与121耦接，在这种情况中，121只负责控制分频器117和相位DAC 119从而使得相位对码片相位转换器121接收的数字输入信号进行跟踪。对于简单的调制类型，每个码片可被映射到相位DAC设置的序列。例如，OQPSK或FSK信号的逻辑状态“1”可以被映射到上升相位坡道上、逻辑状态“0”可以被映射到下降坡道上。更复杂的调制(例如，蓝牙GFSK)或减小信道带宽的OQPSK可以具有包括切片的状态历史的相位调制：例如，基于诸如00、01、10、和11的码片对的相位轨迹。其它示例中，轨迹可以不是分段的，而可能是从数字处理中获得的经过滤波的轨迹(例如，数字滤波轨迹)。

发射机100和转换器121并不限于将数据码片特定编码为相位轨迹，除了本文描述的使用调制格式的编码，其它的同样可以使用。数字数据到对应相位的转换优选地是以高速调制方案中使用的高速率进行。生成相位轨迹的其它方法可以包括具有存储器存储的相位点使用的低采样频率，和快速硬件转发器线性生成用于控制环的快速采样。

上面对于发射机的描述针对的是中心频率是参考频率是整数倍的示例。因此，分频器117是将VCO信号除以一个整数。然而，在一些发射机100中，RF信号需要除以非整数或分数。这种情况下，可以使用非整数或分数PLL分频器值。作为示例，双频(例如，以两倍于信道中心频率运行)IEEE 802.15.4VCO需要(2.405GHz×2)/40MHz＝120.25的时钟分频。为了提供这种时钟分频，码片相位转换器121可以控制分频器117将RF信号频率除以120并控制相位DAC119在每个下分频信号边沿(从分频器117接收的)增加1/4周期的延时。因此，通过使用可以在0到360度之间逐步调整的相位DAC 119，可以通过执行使用转换器121、相位DAC 119和分频器117的分数分频来获得IEEE 802.15.4和蓝牙所需的中心频率。通常，使用这种部分计数方法(例如，计数1/8、1/9、1/55)，可以获得接近任意信道中心的频率。分频器比率的抖动甚至可以获得更好的信道空间分辨率。

图1所示的发射机100是一个集成任意相位控制的发射机的示例。图2至图4提出了这种发射机的其它示例。

图2展示了用于提供任意相位控制的一种选择性的发射机结构。除了发射机中相位DAC 219的位置外，图2中的发射机200基本与图1中的发射机100相同。虽然发射机100的相位DAC 119位于分频器117和PD 105之间的PLL反馈线路上，发射机200的相位DAC 219耦接在参考时钟103和PD 105之间的线路上-这使得时钟103输出的参考时钟信号被相位DAC 219延时，并且将延时的时钟信号提供给PD 105。相位DAC 219功能基本与发射机100的相位DAC 119类似，并以上述方式对其控制使其与分频器117一致。而且，发射机200的其余部分基本与发射机100的对应部分类似，并且更多细节可以参考发射机100的描述。

图3示出了用于提供任意相位控制的另一个发射机结构。除了将发射机100的码片相位转换器121替换为码片增量相位转换器331和数字累加器333外，图3的发射机300基本与图1的发射机100相同。码片增量相位转换器331将数字信号转换为指示相位变化(例如，相位增加或相位减小)或信号周期变化(例如，信号周期增加或信号周期减小)的信号，需要该信号对RF信号中的数字信号进行编码。从而，码片增量相位转换器331生成用于每个参考时钟采样的相位增量信号(例如，指示角度/相位或延时中所需的变化)，而不生成指示绝对相位的信号。在一些实施例中，码片增量相位转换器331包括在期望相位上工作的微分器。

数字累加器333从转换器331接收相位变化信息(例如，相位增量信号中包含的信息)，并累加相位变化信息。累加器333是有限带宽的、带符号的加法器，其提供必要的相位缠绕。具体地，累加器333被设置为具有预定累加寄存器容量或门限，其等于或小于相位DAC 119的最大范围。累加寄存器的值被提供给相位DAC 119并表示应该由相位DAC 119提供的相位的量。而且，累加器333输出带符号的上溢信号，该信号被提供给分频器117。因此，在相位超过累加器的容量(例如，累加器上溢)时，累加器带符号的上溢信号使得分频器117增加1(+1)。另一方面，当相位低于累加器最小值(零)(下溢)时，累加器333的带符号的下溢信号将使得分频器减小1(-1)。在所有情况下，累加器的当前计数(存储在累加寄存器中)都被提供给相位DAC 119以控制DAC 119施加的信号延时。作为对上溢或下溢的响应，通过控制分频器117加一或减一而减去或增加一个相位周期，累加器的当前计数被自动调整。

因此，通过设置累加器反转门限来对达到相位DAC 119的最大相位值进行响应。累加器333的翻转门限可以是二进制最大值(例如，8个比特的255)或可以被设置为较低的值(例如，180、200或360)。使用比相位DAC的实际全部范围低的较低的最大相位DAC值会对温度和进程偏移提供额外的数字调谐范围。此外，相位DAC可以具有大于360度的调谐范围(例如，540度)，并且可以调整累加器的门限(例如，360度至540度)来提供动态单元匹配。

图4示出了用于提供任意相位控制的另一种发射机结构。图4的发射机400基本与图1的发射机100类似，并实现上述描述的与发射机200和发射机300相关的变化。因此，发射机400中，相位DAC 219被连接到参考时钟103和PD 105之间的线路上。而且，发射机100的码片相位转换器121被上述与发射机300相关的码片增量相位转换器331和累加器333所替代。累加器333控制分频器117和相位DAC 219的运转。

图5展示了用于提供任意相位控制的另一个发射机结构。图5的发射机500基本与图1的发射机100类似，但包括两个独立相位DAC：耦接在反馈线路上的第一相位DAC 519(与发射机100的相位DAC 119类似)，耦接在参考线路上第二个相位DAC 520(与发射机200的相位DAC 219类似)。通过包含两个独立相位DAC，发射机200可以更有效地消除发射机中生成的偶数阶非线性。发射器500中，第一和第二相位DAC 519和520生成的总的相位偏移等于每个DAC独自引入的相位的差值。码片相位转换器521输出两个独立的相位信号(Phase1和Phase2)，从而分别对每个相位DAC 519和520引入的相位进行控制。

在一些实施例中，使用额外的控制信号来对相位DAC 519和相位DAC 520的输入和输出之间的连接进行切换，从而使得误差被有效地消除，或获得动态单元匹配效果。

图6展示了与图1的发射机100基本相同的发射机600，其额外包括连接在VOC 109的输出端和分频器111的输入端之间(和/或在不使用可选分频器111的实施例中，VCO 109的输出与功率放大器113的输入之间)的前馈相位DAC 625。前馈相位DAC 625在其输入端接收PD 105输出的信号，并根据其输入端的信号对VCO 109输出的RF信号的相位进行调整。前馈相位DAC 625连接到PLL环的外部并从而在PA 113放大之前提供用于调整VCO 109输出的RF信号相位的前馈线路。前馈线路可用于消弱高频上的噪声和相位轨迹跟踪误差。例如，PD 105输出的误差信号被前馈到校准的前馈相位DAC625。由于前馈环位于反馈环之外，所以前馈环可以获得实质上高于PLL带宽的带宽，并且增加前馈带宽不会引起PLL中的不稳定。由于其只用于对误差进行精确调谐，所以前馈相位DAC 625可以具有小范围(例如，比相位DAC 119的范围小)。

图7和图8展示了在发射机100-600的VCO 109和相位DAC(例如，相位DAC 119、219、519、520和/或625)中使用的示例性电路结构的详细视图。VCO和相位DAC都可以通过使用包括图7和8所示的多种不同结构以及与图7和8所示的不同结构来实现。

如图7所示，VCO 709包括第一电流源701，第一电流源701将电源电流提供给包括以闭环方式串联耦接的多个转换器703a-c的环振荡器。图7所示的示例中，三个转换器703a-c串联耦接；在其它示例中，可以将五个或更多个转换器串联耦接以形成环振荡器。在一些实施例中，使用微分转换电路来代替单端转换器；在其它实施例中，使用了偶数个级数。其中一个转换器(例如，703c)的输出端的信号作为VCO 709的输出信号。VCO 709还包括与第一电流源701串联耦接的第二电流源705。第二电流源705获取可调变量电流，根据第二电流源705接收的电流控制信号可调整第二电流源705获取的电流。在图1-6所示的每个发射机电路100-600中，根据VCO109的输入节点接收的电流控制信号可调整确定第二电流源705获取的电流。第二电流源705与第一电流源701串联耦接并获取第一电流源701输出的部分电流。第一电流源701输出的剩余电流(即，第一电流源701输出的、但没有被第二电流源705获得的电流)被提供给转换器703a-c。而且，转换器703a-c的速度和转换延时随着提供给转换器703a-c的电源电流的变化而发生变化，并且通过晶振器环传播的信号的晶振频率随着提供给转换器703a-c的电源电流的变化而发生变化，并受控于第二电流源705接收的电流控制信号。

电流源701可以具有高输出阻抗并且具有较好的电源波纹抑制。电流源701驱动环形振荡器并设置VCO 709的近似中心信道频率。附加压控电流源705一般获取幅度大大低于电流源701的电流幅度的电流，因此附加电流源705可通过电流控制而用于PLL环调谐。在图7的示例性电路中，VCO 709是一个电流控制VCO。电流控制VCO与电压控制VCO相比的优势包括较低的频率/电压增益、自然的电源抑制和多控制输入端的简单求和(例如，粗频率调整、积分控制和比例控制)。

可选地，电压控制VCO或其它结构可以用于VCO 709。例如，可以使用组合感应器和电容器(LC)的振荡器来实现VCO 709，该振荡器以大感应器芯片面积、高电流和对磁场的敏感性为代价提供更大的稳定性、电源抑制以及低相位噪声。因为设备大小发生了缩减，所以，感应器芯片面积成为全部芯片耗费的较大部分，而这很昂贵而在某些应用中不被接受。而且，大的感应器会与焊线、其它感应器或外部电路(例如，荧光灯、DC-DC转换器)感应耦接生成额外的噪声、穿心本地振荡器(LO)以及干扰的频谱。因此，使用图7所示的环形振荡器的替代性方法将会是有利的。环形振荡器需要更小的芯片面积、消耗更少的功率并呈现出最少的感应耦接。环形振荡器的缺点包括由于有效振荡品质因数Q较低而引起的非常高的相位噪声、以及由于对电源的高频敏感性引起的低电源抑制。然而，由于用于相位跟踪的快速PLL采样环同样消弱相位噪声，所以图1的发射机100抵消了VCO 109中的相位噪声。

图8和图9展示了可以用作任意一个发射机100-600中的相位DAC的示例。使用良好的线路CMOS几何学，可以使用多种技术实现相位DAC。在其它方法中，可以使用(a)变容二极管、(b)CMOS门、(c)MOS三极管电阻或(d)电流饥饿来对信号延时。

图8展示了根据MOS门方法工作的相位DAC 819的示例。相位DAC 819包括两个串联耦接的转换器801和803。相位DAC 819的输入端耦接到转换器801的输入端，相位DAC 819的输出端耦接到转换器803的输出端。连接转换器801的输出端与转换器803的输入端的线路载有多个电容器。图8中，用MOS晶体管805a-c的门端形成电容器。

每个MOS电容器/晶体管805a-c可被分别设置地址并由相位DAC数字控制信号的一个比特位激活。当MOS电容器/晶体管805a-c被禁用时(例如，相位DAC数字控制信号的相应比特位为低电平或“0”)，MOS电容器/晶体管805a-c在转换器801的输出端生成电容性负载并减慢转换器801的转换。相反，当MOS电容器/晶体管805a-c被激活时(例如，相位DAC数字控制信号的相应比特位为高电平或“1”)，MOS电容器/晶体管805a-c的电容负载被最小化，从而转换器801能够更加快速的转换状态。进而，转换器803输出端的信号的转换需要转换器的输入端达到预定门限-于是转换器801的输出端达到预定门限。通过选择性激活不同的MOS电容器/晶体管805a-c组合，可以改变达到预定门限的时间。因此，可以改变相位DAC 819的输入输出延时。

一般来说，MOS电容器/晶体管805a-c具有不同的大小以扩展相位DAC 819可提供的延时范围。较大的MOS电容器/晶体管805a-c将在转换器801的输出端上生成较大的电容负载，因此将会提供较长的延时；相反，较小的MOS电容器/晶体管805a-c将会提供较小的电容负载和较短的延时。在一个示例中，MOS电容器/晶体管805a-c被进行了二进制加权，使得MOS电容器/晶体管805b具有两倍于MOS电容器/晶体管805a的电容(例如，两倍大小)，并且MOS电容器/晶体管805c具有四倍于MOS电容器/晶体管805a的电容/大小。使用n个二进制加权MOS电容器/晶体管时，可以选择2n个不同的数字可调延时值。虽然将相位DAC 819示例性地展示为具有3个MOS电容器/晶体管805a-c，但是可以包括更少或更多的MOS电容器/晶体管，从而扩展相位DAC 819的范围(和/或解析度)。例如，可以添加较小的MOS电容器/晶体管(例如，具有MOS电容器/晶体管805a的尺寸的1/2、1/4…)以增加相位DAC 819的解析度，而可以添加较大的MOS电容器/晶体管(例如，具有MOS电容器/晶体管805a的尺寸的8X、16X…)来增加相位DAC 819提供的延时范围。

相位DAC 819的转换器801由电流源807a和807b提供动力。一般而言，电流源807a和807b各自输出并获取相同幅度的电流。在图8所示的实施例中，电流源807a和807b是可调电流源，其可以输出具有可调变化幅度的电流。通过电流饥饿相位DAC 819，电流源807a和807b提供的电流的幅度可用于改变相位DAC 819提供的延时。例如，通过增加电流源807a和807b提供的电流，转换器801可以更快地切换状态而且相位DAC 819生成的延时将会缩短。相反，通过降低电流源807a和807b提供的电流，转换器801会较慢地切换状态而且相位DAC 819提供的延时将会延长。因此，可以调整电流源807a和807b来改变相位DAC 819的范围(和/或解析度)。此外，可以调整电流源807a和807b来调整相位DAC819生成的延时(例如，相位DAC 819提供的全部范围延时，例如所有MOS电容器/晶体管被激活时相位DAC 819生成的最大延时)。尤其是，可以调整电流源807a和807b来调整相位DAC 819生成的延时以对相位DAC 819的全部范围延时作出设置，使其精确地对应于RF信号的一个周期。这种调整的更多细节将在下面提供。

图9展示了根据MOS门方法操作的相位DAC 919的另一个示例。除了包括替换单输出转换器801的三个不同的转换器901a-c外，相位DAC 919基本与相位DAC 819类似。通过控制信号Trim0、Trim1、Trim2可以分别激活转换器901a-c。具体地，可以分别激活转换器901a-c来改变相位DAC 919生成的延时。例如，通过激活更多(和/或更快/更大)的转换器901a-c，转换器可以更加快速地进入到转换状态并且相位DAC 919提供的延时会更短。相反，通过激活较少(和/或更慢/更小)的转换器901a-c，转换器将较慢地进入到转换状态并且相位DAC 919提供的延时会加长。因此，选择性激活转换器901a-c可用于改变相位DAC 919的范围(和/或解析度)。此外，对转换器901a-c的选择性激活可用于调整相位DAC 919提供的全部范围延时。具体地，可以选择性地激活转换器901a-c来调整相位DAC 919生成的延时以对相位DAC 919的全部范围延时进行设置，使其精确地对应于RF信号的一个周期。这种调整的更多细节将在下面提供。

虽然图9示出了三个并联耦接的转换器901a-c的使用，但是可以并联耦接更多(或更少)的转换器并按照上述选择性激活的方法来使用。而且，可以将转换器901a-c设计为具有选定的尺寸、容量和/或速度，从而进一步扩展相位DAC 919的范围和/或解析度。在一个示例中，将转换器901a-c进行二进制加权使得转换器901b具有两倍于转换器901a的尺寸、速度或容量，并且转换器901c具有四倍于转换器901a的尺寸、速度或容量。使用n个二进制加权转换器，可以通过选择性激活n个转换器的不同组合，为相位DAC 919选择2n个不同的数字可调延时值。

在相位DAC 819和919中，通过使用多个不同尺寸的驱动器转换器可以实现过程和温度变化中的校准调整。完全不同的相位DAC结构，其使用转换器链来对信号进行延时，并通过复用器(MUX)来选择使用哪个延时输出。一般而言，将相位DAC设计为线性，虽然如上所述，相位轨迹数字输入端可以对非线性进行校正。图8、9所示的设计的优点在于在40MHz的环采样速率上具有非常低的电流消耗、比较高的潜在解析度以及合适的电压抑制。在一些实施例中，为了增加调谐范围，对相位DAC进行二进制加权、温度计编码、或从这些串联布置的相位DAC的多个副本中构建。晶体管缩放具有更快的锁相环更新速率并在不牺牲相位DAC的功率效率的条件下提高1-2个宏秒解析度。

一般而言，可以对相位DAC的全部范围(例如，对应于VCO输出频率的360度)进行校准从而准确地对应于VCO 109输出的RF信号的一个周期。如果全部范围没有精确地对应于RF信号的一个周期，将会在相位缠绕期间发生相位失位并且该相位失位会影响频谱屏蔽。但是，如果相位DAC 119被精确的校准，那么将相位DAC 119在0度-360度的相位之间的转换会与分频器117在一个周期内N计数与N+1计数之间的转换相同。因此，将分频器117设置为N并将相位DAC119设置为一个参考周期的360度，随后将分频器计数设置为N+1并将相位DAC 119设置为下一参考周期的0度，这不会改变PLL环延时或VCO的频率。

相反，如果相位DAC 119的比例因子过高，将分频器117设置为N并将相位DAC 119设置为360度，会生成比将分频器117设置为N+1并将相位DAC 119设置为0度的更长的延时。这种情况下，PLL环可以在较长延时和较短延时之间转换，两种情况轮流交替。类似地，如果相位DAC 119的比例因子太低，PLL环将在短延时和长延时之间交替，但具有与相位DAC的比例因子过高的情况对应的相反极性。连续不断地在一个方向上使得相位具有斜坡(例如，连续地增加相位或连续地减小相位，其相当于偏移信道中心的频率)也会生成交替误差。每次相位缠绕时，如果相位DAC 119的全部范围没有精确地与VCO 109输出的RF信号的一个周期对应，将会重复相位失位。

如上所述，可以使用多种方法来检测发生交替误差的情况。一种方法是使用一个外部RF分析器来对VCO的输出进行检波从而提供频率或相位。两个分频/DAC事例之间的交替会生成小的频率或相位扰动。可以调整相位DAC比例因子直到这种扰动变为最小，正如外部设备测量的。可替换地，比使用外部设备更好的是，可以使用片上内置测试电路来检测交替误差和相位DAC的全部范围的调整。将交替延时误差转换为控制电压的一种方法包括使用PLL环中已经存在的PD105的输出信号来驱动附加电荷泵(未示出)。如果具有分频器计数改变的附加电荷泵的输入被同时破坏，则高相位DAC比例因子将驱动电荷泵处于高电压，而低相位DAC比例因子将驱动电荷泵处于低电压。这种电荷泵输出电压可用于控制环中来调整相位DAC 119的全部范围。其它相位检测器(PD)或复用器也可以替代PLL环中的PD 105来用于感测交替延时误差。

由于电荷泵和PD之间的失配和偏移会引起错误，上述相位DAC调整方法会依赖于电荷泵和PD的工作特性。另一种方法使用正反馈和PLL电路来避免失配错误。这种方法中，首先允许PLL使用分频器N和相位DAC 360度设置进行锁存。接着，PLL环极性转换为正反馈(例如，与相位DAC 119连接的PD 105的输入端的极性从负相输入转换为非负相输入)。通过PLL环极性转换，分频器117转换为N+1并且相位DAC 119转换为一个周期中的0度。随后，分频器117和相位DAC 119分别转换回除以N和0度。如果出现比例因子误差并引起正电荷注入，那么正反馈将驱动环处于高电压。相反，如果出现比例因子误差并且是相反极性，将发生负电荷注入并且环变为低电压。随后根据电荷诸如的极性微调相位DAC 119的全部范围以达到适应环极性转换的零电荷注入水平(或小于门限的电荷注入)。

另一种方法包括对正常模式下监控PLL生成的VCO控制电压进行监控(即，监控VCO的输入节点的电压)。在上述两种情况(N/360°和N+1/0°)之间发生转换时，在控制电压上通常会出现可以感测到的干扰(glitch)。用于监控VCO输入控制电压的电路可以检测该干扰。电压变化很小，因此，需要使用精细的偏移归零、削减、平均和/或积分来检测误差。任意相位缠绕也会生成干扰，本技术可以检测到该干扰。

另一种不同方法包括直接对相位DAC校准。首先，使用开关将相位DAC 119从PLL分频器117中断开并将其与VCO信号的缓存版本连接。通过利用开关创建短信号来关闭PLL环，从而将相位DAC 119替代为分频器117的输出端和PD 105的输入端之间的直接连接。随后在相位DAC 119的输入端和输出端之间放置相位检测器(PD)。相位DAC的输入和PD的一端是缓存的VCO信号。相位DAC的输出和相位检测器的第二输入是相位延时的VCO信号。如果相位DAC比例因子与一个VCO周期准确相等，那么输入和输出信号将一致(相位DAC具有准确的一个周期延时)。通过调整相位DAC比例，直到相位检测器的输入达到一致，可以对任意相差进行修正。如果装置匹配是适当的，则可以使用相位DAC复件而不将相位DAC 119从PLL环断开。

在另一个示例中，可以使用两个具有公共参考频率的PLL实现对相位DAC传输功能(例如，将输入数字信号的比特与VCO输出信号的相位延时关联的传输功能)的测量。将被特征化的相位DAC置于第一环中。以整数分频比(例如，分频因子为N)运行第二环(并且，如果第二环具有相位DAC、相位DAC设置常量)，例如，除数为N，并将相位DAC延时设置为常数并设置为0。从而第二环提供常数频率参考F1。即，将环特征化为，第一环置于相同的结构中。由于两个PLL都具有相同的频率参考并具有相同的配置，所以它们的输出应该呈现相同的相位。然而，实际上，环之间的静态偏移和相位噪声会使得第一和第二环的相位互相偏离。可以通过例如将第一环的VCO的缓存输出信号与第二环的VCO的缓存输出信号相乘来测量该相位偏离。该相乘计算的输出会具有根据两个输出的相对相位而变化的值。测量可以是数字的或模拟的或组合的(例如，模拟相乘后执行ADC和数字处理；数字处理只能使用触发器(或其它量化器)使得一个输出对其它输出进行采样来操作；通过采样器后的数字滤波器，可以添加相位噪声以漂白采样输出来将量化噪声滤除)。可以测量复用器输出并从而生成第一测量值cal_Phase1。接着，将第一环的相位DAC增加一个计数。受到相对相位变化的影响，复用器输出中的差发生一定数量的改变；配置与改变的相位被有效地同步解调。再次测量复用器的输出并生成cal_Phase2。两个测量值cal_Phase1和cal_Phase2之间的差值和与其相似的其它测量值表示对从相位DAC输入到延时输出中的变化效果进行的高解析度测量，在第二参考环提供的相位轨迹上将相位协同系统有效地转换为旋转基本函数。在一些选择性实施例中，可使用第一环对第二环的相位DAC进行校准。

既可以在数字域也可以在模拟域中对相位DAC比例因子进行调整。除非误差接近零，否则可以对相位DAC缩放比例或上溢设置点进行数字调整。可选地，可以通过将数字输入相位字映射为DAC控制字来对相位比例因子进行数字调整以执行补偿。除了数字调整，可以调整相位DAC模拟比例因子从而保持相同的数字范围。可以通过对模拟域中的信号进行调谐来调整相位DAC比例因子(例如，调整图8或图9中所示的转换器的驱动强度的变化生成的电压或电流)。相位DAC的非线性(例如，也可以在模拟和数字域中进行差分非线性(DNL)和积分非线性(INL))补偿。例如，可以通过调整在数字输入相位字和DAC控制字之间的映射来进行非线性数字补偿。

对于相位DAC非线性的修正，可以采用多种方法来提高相位DAC119的线性。如果相位DAC 119包括重复单元(例如，串联耦接的多个相等的延时单元)，则可以通过对每个单元生成的相位偏移进行均衡来实现非线性校准。例如，应当具有相同相位延时的两个不同相位DAC单元之间进行转换的同时，可以运行PLL。如果PD 105测量的误差是平坦的或是常量，那么各个单元相等并引入彼此相同的相位量。如果PD误差测量值在正值和负值之间变化，那么各个单元并不相等并可以进行修正以改良单元间的匹配。可以通过电路来检测正/负转换，这种电路(1)对信号进行修剪(chop)和滤波，(2)将一个单元置零，并随后对其它单元采样，或3)获得一个单元与另一个单元之间的差值。

图10至图16是图1至图6的发射机的模拟执行的绘图。具体地，将图3的发射机300模式化来验证上述方法以及优化所述结构和设计。模型包括VCO动态、PLL分频器、内环相位DAC、积分/比例控制电荷泵和由分频器除以2(用于将5GHz转换为2.5GHz)的RF输出。PLL环的带宽用于对用于相位轨迹的滤波进行设置。变化的电荷泵电流对PLL带宽进行调整。所有的模拟都使用了40MHz采样速率的7个比特的相位DAC。相位DAC比例为每个码字360/200度。该模型中包括非理想状态具有的噪声、DAC量化误差和电荷泵偏移。

考虑了三种不同的情景和输出RF信号作为测量的部分：(1)协议IEEE 802.15.4中2Mchips/秒的OQPSK，(2)4Mchips/秒的高斯最小移相键控(GMSK)，和(3)1Mchips/秒的传统蓝牙。

情况1：IEEE 802.15.4中2Mchips/秒的OQPSK

IEEE 802.15.4协议使用半正弦脉冲成形调制的OQPSK，在2.405到2.48GHz之间具有16个5MHz空间的信道中心。通过数学转换，半正弦脉冲成形调制的OQPSK可以转换为频移键控(FSK)的一个特殊事例的MSK。对于1使用较高频率、对于0使用较低频率进行调制。相位是频率在时间上的积分，因此，相位轨迹是上升斜坡或下降斜坡的序列。最简单的方法是分段地使得1斜坡上升、使得0斜坡下降。然而，较好的方法是使用码片对(00、01、10、11)来替代，因为可以选择最优轨迹成形用于相位翻转(01和10)。

图10展示了对IEEE 802.15.4进行模拟的测量结果，该模拟具有初始相位锁存瞬态(介于0到0.1u秒之间)，其后有码片序列[0,0,0,1,0,1,0,0,0,1,1,1,1,0,0,0]的相位轨迹跟踪。图10展示的是关于理想相位轨迹的测量结果。图11对展示的关于理想相位轨迹的相位跟踪进行了放大展示。系统被优化用于更好的沿着轨迹跟踪，但特殊地是码片判决点上的低误差会生成理想地4％的误差矢量幅度并低于误差模型的7％。图12展示了8dBm上的轨迹的模拟功率谱，与功率谱屏蔽比较显示。该谱比标准OQPSK传输具有更紧密的扩展和更小的波瓣，这是因为反相峰值和低谷被控制器略有平滑(例如限制的带宽)。该模拟中的控制器带宽为2MHz。

情况2：4Mchips/秒的GMSK

提出的发射机可以以更高的码片速率调制信号并提供任意水平的高斯平滑。图13展示了4Mchips/秒GMSK的轨迹，调制指数为0.5并且BT＝0.5(BT为高斯平滑测量值)。图13中将高斯成形GMSK与MSK相位进行了对比展示。图14展示了8dBm的功率谱。该模拟中，控制器带宽为2MHz。由于GMSK的谱更加高效，所以GMSK 4Mchips/秒的信号具有大约与半速率IEEE 802.15.42Mchip/秒的信道带宽相同的带宽。因此，可以在相同的带宽中传输两倍的数据速率。

情况3：1Mchip/秒的传统蓝牙

最后的模拟示例针对传统蓝牙。这是1Mchip/秒的GFSK，调制指数为0.32、高斯平滑值BT＝0.5。电荷泵电流被降低以提供0.5MHz的PLL环带宽来对用于较慢信号的相位DAC量化误差进行平滑。低PLL环带宽也会使用抖动(例如，通过脉冲编码调制或增量总和调制、以高于要获得更精确的带内信号解析度的期望信号带宽的速率，在两个相邻DAC码字之间交替，而不仅仅由DAC提供)方式对任何DAC值的sub-LSB(最低有效位)插值进行平滑。由于PLL不能减少尽量多的噪声功率，较低PLL环带宽的缺点是增加相位噪声。图15展示了蓝牙轨迹，图16展示了8dBm的窄带1MHz信道功率谱。

例如，展示的和描述的与图1-6相关的发射机100-600可以利用如图7至图9所示的电路组件来实现。通常，将发射机100-600制作为在集成电路基板上集成并安装在集成电路封装组件中的集成电路。在一些示例中，包括发射机100-600的集成电路和封装将会是单一用途的电路，其只包括实现发射机100-600的电路。在其它示例中，包含发射机100-600的集成电路和组件将会包括除了发射机100-600之外的其它电路，例如，处理器、存储器、附加模拟功能(例如温度测量)、附加数字功能(例如加密、或两个数字的相加)。在其它示例中，发射机100-600的参考时钟103可以是集成电路的外围设备，时钟103生成的时钟信号可作为输入信号接收(例如通过引脚或其它输入端)，并输入到集成电路中，实现发射机100-600的其它功能。

在一些实施例中，本文所述的装置、系统和技术用于对除了无线传输的应用中使用的频率进行同步。实际上，本文所述技术可广泛地应用到普便的任意频率的频率同步技术中，或者，等同地，在给出第一频率参考时，任意相位轨迹的技术中。例如，使用混频器，VCO 109的输出信号可以用于提供RF转换所需的频率参考；VCO 109的输出信号可以用于提供模数转换(ADC)或DAC采样操作所需的频率参考；VCO 109的输出信号可以用于根据第一频率参考生成第二频率参考；在一些实施例中，第二频率参考与第一频率参考并不是整数倍的关系，而是可能需要适应标准协议。在一些实施例中，生成的频率参考是静态的；一些实施例使用变化的或调制生成的频率参考。

除非特别声明，包含在下面的权利要求中的，本说明书中所陈述的所有测量、数值、评估、位置、幅度、尺寸以及其它规范都是近似的，而不是精确的。其目的在于获得与它们涉及的功能和它们相关的领域中的习惯相符的合理范围。

保护范围仅受限于所附的权利要求。该范围的目的是、并且应当被解释为，当按照该说明书进行解释时以及后续的诉讼经历中，该范围与权利要求中使用的语言的普通含义一致，并且包括所有的结构和功能上的等价体。。尽管没有任何一个权利要求旨在包括不满足专利法101、102、或103部分的要求，但是其也不应以这种方式解释。在此放弃无意识地包含的任何这种主题。

除了上面直接作出的声明，已经声明的或阐明的内容中没有任何内容旨在或应该被解释为导致任何组件、步骤、特征、对象、益处、优点或等同物奉献给公众，无论是否在权利要求中进行了列举。

应当理解，除非本文已经指出其特定含义，本文使用的术语和表达具有普通的含义，这些普通含义与其相关质询、研究等各个领域中的术语和表达相符。诸如第一、第二等的相关术语可仅仅用于将一个实体或行为与另一个进行区分，而不必指出或暗示这些实体或行为之间的实际关系或顺序。术语“包含(comprises)”、“包含(comprising)”及其任何变形，旨在覆盖而非排除性的包括，使得包括一系列单元的进程、方法、项目或装置不只包括这些单元，而是还可以包括这些进程、方法、项目或装置中未明确列出的或固有的其它单元。如果不作出进一步限制，由“一个(a)”、“一个(an)”修饰的单元，其不妨碍其它相同单元存在于包括该单元的进程、方法、项目或装置中。描述为处于“耦接”的单元可以互相直接耦接，使得它们之间没有耦接其它单元(除了用于对各单元进行电气耦接的导线、线路等)；可选地，耦接的单元可以通过一个或多个中间单元互相间接耦接，使得一个单元输出的电气信号被提供给其它单元之前被另外一个或多个中间单元处理。

提供本公开的摘要从而使得读者能够快速确定本技术公开的本质。应当理解，它的提出不是用于对权利要求的范围或含义进行解释或限制。此外，在扫描的详细描述中，可以看出，为了达到简化该公开的目的，在各个实施例中，各种特征被组合在一起。公开的这种方法并不应被解释为表达出如下的意图：即所主张的实施例需要比每个权利要求明确列举的更多的特征。相反，如所附权利要求表达的，创造性主题在于少于单个公开的实施例的所有特征。因此，在此将所附权利要求合并到详细描述部分中，每个权利要求作为单独主张的主题而独立存在。

虽然前面部分描述了被认为是最好的模式和/或其它示例，但是应当理解，可以对其作出各种修改并且本文公开的主题可以通过各种形式或示例实现，这些论述可以在多种应用中使用，本文只描述了其中的一部分。其目的是通过所附权利要求来对落入到本论述的准确范围内的任何和所有应用、修改或变形提出主张。