具有从故障保持电路到重新获得锁相的柔性过渡的装置和方法

摘要

本发明涉及具有从故障保持电路到重新获得锁相的柔性过渡的装置和方法。在特定配置中，时钟系统，包括：PLL、控制电路、和经由故障保持开关和可变电阻器电耦合到PLL的环路滤波器的输入的保持电路。所述控制电路基于选中的参考时钟信号而产生PLL的输入时钟信号。当所述控制电路确定选中参考时钟信号不可靠时，所述控制电路禁用PLL的反馈回路并打开故障保持开关。在所选中的参考时钟信号改变或变得不可靠之后，所述控制电路使能PLL的反馈回路，并保持所述故障保持开关打开，以及随时间控制可变电阻器的电阻，以提供从故障保持到重新获取的相位锁定的软过渡。

说明书

技术领域

本发明实施例涉及电子电路，并且更具体地涉及锁相环(PLL)。

背景技术

锁相环(PLL)用于各种应用，用于产生具有受控相位和与基准时钟 信号的频率关系的输出时钟信号。锁相环可用于例如频率合成器、通信 系统和/或芯片至芯片通信。

时钟发生电路经常包括PLL，用于锁定由PLL的压控振荡器(VCO) 向传入基准时钟信号的相位产生的输出时钟信号。例如，高精度的可调 振荡器可锁相到嘈杂的参考时钟信号，以及PLL可以操作以抑制相位噪 声和衰减抖动。

发明内容

在一个方面，一种装置包括：第一锁相环(PLL)、控制电路、故障 保持电路和可变电阻器。第一PLL被配置为接收输入时钟信号，并包括 环路滤波器。该控制电路被配置成接收一个或更多个参考时钟信号，并 且被配置为基于所述一个或更多个参考时钟信号产生输入时钟信号。故 障保持电路被配置以在输出产生保持电压。可变电阻器和在故障保持电 路的输出和环路滤波器的输入之间电串联连接。所述控制电路进一步被 配置以产生电阻控制信号，以控制可变电阻器的电阻。

在另一个方面，一种时钟信号发生的方法，包括：使用控制电路产 生PLL的输入时钟信号；在故障保持电路的输出产生故障保持电压，该 故障保持电路经由可变电阻电连接到PLL的环路滤波器的输入；并使用 控制电路控制可变电阻器的电阻。

在另一个方面，一种时钟系统包括：PLL、控制电路、故障保持电路 和可变电阻器。PLL被配置为接收输入时钟信号，并包括环路滤波器。 该控制电路被配置为接收两个或更多的参考时钟信号，并产生输入时钟 信号。所述控制电路被进一步配置为控制所述PLL为多个工作模式中的 一个，包括保持模式和相位锁定模式。故障保持电路被配置以在输出产 生保持电压。可变电阻器和在故障保持电路的输出和环路滤波器的输入 之间电串联连接。所述控制电路进一步被配置为控制所述可变电阻器的 电阻。

附图说明

图1是根据一个实施例的时钟系统示意图。

图2是根据一个实施例的时钟发生电路的示意图。

图3是根据一个实施例的时钟发生电路的一部分的示意图。

图4是根据另一实施例的时钟发生电路的一部分的示意图。

图5是根据一个实施例的时钟发生电路的时序图。

具体实施方式

实施例的以下详细描述提出了本发明的具体实施例的各种描述。然 而，本发明可以以许多不同方式体现，如由权利要求书定义和涵盖。在 本说明书中，参考了附图，其中类似的参考数字可以指示相同或功能相 似的元件。

锁相环(PLL)可以包括故障保持电路，以当有源基准时钟信号丢失 或无效时控制PLL的操作。在一个例子中，该PLL可以接收两个或更多 个参考时钟信号，以及当第一参考时钟信号被确定为不可靠时从第一参 考时钟信号切换到第二参考时钟信号。在从一个参考时钟信号过渡到另 一个时，PLL可以故障保持模式操作，其中PLL的VCO的调谐电压可 以实质上由故障保持电路保持恒定，从而抑制VCO的振荡频率变化。在 故障保持期间，PLL的反馈环路可以被禁止，诸如通过从PLL的环路滤 波器的输入断开PLL的电荷泵的输出。因此，PLL可以在故障保持期间 操作开环。在另一个例子中，PLL可以接收一个参考时钟信号，并且可 以在故障保持期间在参考时钟信号被确定为不可靠时工作。PLL可以保 持故障保持模式直到参考时钟信号被确定为可靠。

通信系统(诸如，在网络或蜂窝基础设施中操作)可以指定以从一 个或多个噪声参考时钟信号产生稳定的时钟信号。例如，一个或多个通 信系统的基准时钟信号可以对应于使用时钟和数据恢复(CDR)电路从 嘈杂和/或间歇性数据流恢复的时钟信号。由于参考时钟信号可以是嘈杂 的，该通信系统可以包括两个或更多个PLL的级联，以满足整体的相位 噪声和/或抖动规范。例如，第一PLL可用于从嘈杂的参考时钟信号生成 稳定的基准时钟信号，以及第二PLL可以提供使用稳定参考时钟信号的 频率合成或乘法。

从嘈杂信号源生成基准时钟信号可导致基准时钟信号经常丢失或无 效。因此，多个参考时钟信号可以被提供给PLL用于冗余。在一个例子 中，当特定的参考时钟信号被确定为不可靠时，PLL的参考时钟信号可 以被改变或切换，PLL的故障保持电路可保持PLL VCO的振荡频率在基 准时钟信号的变化过程中基本上恒定。在基准时钟信号被切换后，PLL 可以重新获得相位锁定。在另一个例子中，当参考时钟信号不可靠时PLL 以故障保持模式工作，并且一旦参考时钟信号变得可靠就重新获得对参 考时钟信号的相位锁定。

在从故障保持过渡到重新获得相位锁定，不存在补偿PLL VCO的调 谐电压可以经历大信号摆动，从而引起PLL的输出时钟信号的频率有大 的瞬时变化。例如，该PLL可以是具有设计用于低环路带宽的环路滤波 器的低抖动PLL，这又导致较慢的环路响应。当PLL重新获取锁相时， 慢的环路响应可导致PLL的输出时钟信号在过渡周期期间具有大的频率 变化。

因此，在从故障保持到重新获得相位锁定的过渡恢复中，PLL的限 制可在PLL的输出时钟信号中引起瞬时频率变化，即频率扰动。然而， 该瞬时频率变化对于在严格的定时约束下的某些应用和/或时钟系统可是 不可接受的。例如，在蜂窝基础设施应用中，PLL的输出时钟信号可用 于调制或解调射频信号，以及频率扰动可以产生杂散发射、发射出带外、 通信错误和/或丢失呼叫。

本文提供用于从故障保持到重新获得锁相的软过渡的PLL的装置和 方法。在某些配置中，时钟系统包括：锁相环、控制电路以及通过故障 保持开关和可变电阻器电耦合至PLL的环路滤波器的输入的故障保持电 路。基于选中的参考时钟信号，该控制电路产生PLL的输入时钟信号。 当控制电路确定所选择的参考时钟信号不可靠时，控制电路禁止PLL的 反馈环路并接通故障保持开关，以提供通过所述可变电阻器从故障保持 电路的输出到PLL的环路滤波器的输入端的电连接。在所选中的基准时 钟信号被改变或变得可靠后，控制电路使能PLL的反馈环路，同时保持 故障保持开关接通，并随时间控制可变电阻器的电阻以提供从故障保持 软过渡到重新获得相位锁定。例如，控制电路可以在过渡期间逐渐增加 可变电阻器的电阻，使得故障保持电路随时间灌或拉电荷泵的输出电流 的更小部分。因此，缓缴电路的工作逐渐被淘汰，而PLL操作从故障保 持到重新获得锁相的软过渡。

配置PLL以具有从故障保持到重新获得锁相的软过渡可以增强时钟 系统的性能。例如，使用软过渡可以防止在VCO调谐电压中的较大电压 扰动，这会限制过渡期间对VCO的振荡频率的改变。与此相反，操作时 无需软过渡的PLL可以具有VCO调谐电压，达到在从故障保持到重新 获得相位锁定的过渡期间的功率高或低功率电源电压轨道。因此，本文 的PLL可以在从故障保持到重新获得相位锁定的过渡期间表现出增强的 瞬态性能、提高的稳定性和/或更小的相位噪声和抖动。

如本文所使用的，“可变电阻”是指具有可控电阻的电阻器，不仅包 括模拟控制电阻器，以及数字控制电阻器(诸如，可编程/可选择电阻器)。

图1是根据一个实施例的时钟系统100的示意图。时钟系统100包 括时钟发生电路102、时钟和数据恢复(CDR)电路104、第一参考时钟 发生器106、第二参考时钟发生器108、第三参考时钟发生器110、高精 确度的可调谐振荡器或压控112、串行/解串器(SerDes)电路114、现场 可编程门阵列(FPGA)/数字信号处理器(DSP)116、模数转换器(ADC) 电路118、数模转换器(DAC)电路120、下游分频器122、第一混合器 124和第二混合器126。

时钟系统100可以用于各种应用，包括例如蜂窝基础设施应用。例 如，时钟系统100可以代表基站的一部分。

如图1所示，时钟发生电路102接收多个时钟参考时钟信号，包括 第一参考时钟信号RCLK1、第二参考时钟信号RLCK2和第三时钟信号 RCLKN。虽然图1示出时钟发生电路102接收三个参考时钟信号，时钟 发生电路102可以接收更多或更少的参考时钟信号。例如，在一个实施 例中，时钟发生电路102接收N个参考时钟信号，其中N选择为在约2 至约4。在图示的配置中，参考时钟信号由CDR电路104获得。例如， 参考时钟信号可以对应于在数据流(DATA)上的CDR电路104的时钟 和数据恢复操作的恢复时钟信号。然而，其它构造是可能的，例如，其 中所有或部分参考时钟信号以其他方式产生的配置。在一个实施例中， 参考时钟信号包括使用参考振荡器的至少一个参考时钟信号，例如操作 开环的自由运行振荡器。

在图示的结构中，时钟发生电路102可以基于从基准时钟信号 RCLK1-RCLKN选择的选中或有效参考时钟信号的输出时钟信号。例如， 时钟发生电路102可以使用用于产生输出时钟信号的一个有效或主参考 信号，例如第一参考时钟信号RCLK1。此外，其他的参考时钟信号 RCLK2-RCLKN可以作为后备时钟参考信号，第一参考时钟信号RCLK1 变得无效或丢弃。

时钟发生电路102可以生成用于各种电路的稳定高频低抖动时钟信 号。例如，在图示的构造中，时钟发生电路102产生时钟信号，用于SerDes 电路114、FPGA/DSP 116、ADC电路118、DAC电路120、下游分频器 122以及第一和第二混频器124、126，用于调制正交相位(Q)分量的同 相(I)和中频(IF)信号。在某些配置中，由时钟发生电路102产生的 一个或多个输出时钟信号可进一步处理，以产生另外的时钟信号。例如， 在所示的配置中，下游分频器122提供除法运算，以产生多个时钟信号 (在本实施例中，CLK1，CLK2，...，CLK13，CLK14，)。虽然已显示可 以从时钟产生电路102接收信号的电路的一个例子，时钟发生电路102 可以生成用于其它电路的时钟信号。因此，图示的时钟系统100描绘可 以从时钟发生电路102接收时钟信号的电路的各种非限制性示例。

由时钟发生电路102产生的输出时钟信号可被指定为具有高稳定性、 低相位噪声和/或低抖动。然而，参考时钟信号RCLK1、RCLK2以及 RCLKN的至少一部分可以是嘈杂和/或间歇性的。

为了达到或超过性能规格，时钟发生电路102可以包括低环路带宽 PLL 143，其可用于锁定压控振荡器112的相位至所选择的参考时钟信号。 在某些配置中，VCXO 112包括可调谐晶体振荡器。然而，本文的教导也 适用于其他类型的可控振荡器，其中包括例如电感器-电容器(LC)罐 振荡器、环形振荡器和/或旋转的行波振荡器(RTWOs)。

当PLL 143的回路带宽相对较低(例如，低于200Hz)时，时钟发 生电路102可以产生相对于所选择的参考时钟信号具有低相位噪声和/或 抖动的输出时钟信号。虽然已经提供环路带宽的一个示例，其他环路带 宽是可能的，包括例如为特定应用和/或性能规格选择的环路带宽。

在某些配置中，时钟发生电路102包括PLL的级联，而低环路带宽 的PLL 143用作抖动衰减器，其为第二或高环路带宽PLL提供稳定的基 准时钟信号，其可以具有大于低环路带宽的PLL 143的环路带宽。高环 路带宽PLL可以生成作为稳定高频低抖动信号的输出时钟信号，适用于 各种电路，诸如蜂窝基础设施的电路。

如图1所示，时钟发生电路102包括故障保持电路140、保持 (holdover)开关141和可变电阻器142。当第一参考时钟RCLK1变得 不可靠或无效时，故障保持开关141可以关闭或接通，以将低环路带宽 的PLL 143置于故障保持，其中VCXO 112的振荡频率基本上保持不变， 同时选择的参考时钟信号被改变。例如，低环路带宽PLL 143的反馈回 路可以被禁用，该故障保持开关141可以导通，以及在VCXO 112的输 入的调谐电压可由故障保持电路140保持基本恒定。

在参考时钟信号已被改变之后，该低环路带宽PLL 143可以重新获 取具有更新的参考时钟信号的相位锁定。另外，虽然故障保持开关141 仍然导通以及锁相环143的反馈回路被启动，可变电阻器142的电阻随 时间被控制，以向PLL 143提供从故障保持到重新获得相位锁定的软过 渡。例如，在从故障保持到重新获得相位锁定的过渡期间，可变电阻器 的电阻可被递增地增加，使得故障保持电路141操作逐渐被淘汰，并且 PLL 143操作从故障保持到重新获得相位锁定的软过渡。

图2是根据一个实施例的时钟发生电路200的示意图。时钟发生电 路200包括第一PLL器204a、第二锁相环204b和故障保持电路240、故 障保持开关241、可变电阻器242、第一参考时钟缓冲器202a、第二基准 时钟缓冲器202b、第三参考时钟缓冲器器202c、第四基准时钟缓冲器 202d、第一参考时钟分频器203a、第二参考时钟分频器203b、第三参考 时钟分频器203c、第四基准时钟分频器203d、PLL控制电路205、第一 VCXO分频器227、阵列输出分频器282、第一输出时钟缓冲器284a、第 二输出时钟缓冲器284b、第三输出时钟缓冲器284c和第四输出时钟缓冲 器284d。

在图示的结构中，时钟发生电路200接收第一参考时钟信号RCLK1、 第二参考时钟信号RCLK2、第三参考时钟信号RCLK3和第四基准时钟 信号RCLK4。此外，所示的时钟发生电路200产生第一输出时钟信号 OCLK1、第二输出时钟信号OCLK2、第三输出时钟信号OCLK3和第四 输出时钟信号OCLK4。虽然图2示出了其中时钟发生电路接收四个参考 时钟信号并产生四个输出时钟信号的结构，在此的教导也适用于接收更 多或更少的参考时钟信号和/或产生更多或更少的输出时钟信号的时钟发 生电路。在一个实施例中，时钟发生电路200接收一个参考时钟信号。

如图2中所示，第一参考时钟缓冲器202a用于缓冲所述第一参考时 钟信号RCLK1以产生第一缓冲基准时钟信号，其使用第一参考时钟分频 器203a驱动，以产生对于PLL控制电路205的第一分割基准分频。另外， 第二基准时钟缓冲器202b和第二参考时钟分频器203b的时钟信号RCX1 用于缓冲和分频所述第二参考时钟信号RCLK2，以产生用于PLL控制电 路205的第二分频参考时钟信号RCX2。另外，第三参考时钟缓冲器202c 和第三参考时钟分频器203c用于缓冲和分频第三参考时钟信号RCLK3， 以产生用于所述PLL控制电路205的第三分频参考时钟信号RCX3。另 外，第四参考时钟缓冲器202D和第四参考时钟分频器203D用于缓冲和 分频第四参考时钟信号RCLK4，以产生用于PLL控制电路205的第四分 频参考时钟信号RCX4。图示的配置示出时钟信号调节的一个例子，在它 们被提供给PLL控制电路之前可发生在一个或多个参考时钟信号。然而， 本文的教导也适用于其它的配置，包括其中一个或多个基准时钟信号未 调节的实施方式。

该PLL控制电路205产生第一输入时钟信号RC1，其被提供作为到 第一PLL器204a的输入。可以基于由PLL控制电路205从所分频的参 考时钟信号RCX1-RCX4选择的参考时钟信号产生所述第一输入时钟信 号RC1。PLL控制电路205可用于监视一个或多个分频参考时钟信号 RCX1-RCX4，以确定选择的参考时钟信号何时是不可靠的。

如图2所示，第一PLL器204a从第一输入时钟信号RC1产生本地 时钟信号LCLK。在某些配置中，第一锁相环装置204a可以被实现为具 有相对低的环路带宽，以提供相对高量的抖动衰减。例如，第一输入时 钟信号RC1可以是嘈杂和/或间歇性信号，以及执行具有相对较低的环路 带宽的第一锁相环装置204a可以降低本地时钟信号LCLK的抖动。在图 示的配置中，第二个PLL 204b使用本地时钟信号LCLK的缓冲版本作为 参考时钟信号的频率合成。以这种方式级联两个或更多的PLL可以在由 时钟发生电路产生的输出时钟信号200中帮助降低相位噪声和/或降低抖 动。虽然图2示出了使用两个PLL的级联结构，本文的教导也适用于使 用更多或更少的PLL时钟发生电路。

在图示的配置中，第一PLL 204包括第一输入时钟分频器206a、第 一相频检测器和电荷泵(PFD/CP)207a、电荷泵输出开关217a、第一 环路滤波器208a、VCXO 216a和时钟缓冲器219a以及第一反馈分频器 218a。第一输入时钟分频器206a分频第一输入时钟信号RC1，以产生第 一PFD/CP参考时钟信号REF。此外，时钟缓冲器219a缓冲本地时钟信 号LCLK，以产生缓冲的时钟信号BCLK，其使用第一反馈分频器218a 分频，以产生用于第一PFD/CP 207a的第一反馈时钟信号FBK。第一 PFD/CP器207a产生电荷泵输出信号(CPS)，其被提供作为输入到充电 泵输出开关217a。电荷泵输出开关217a接收三态信号TRI，其用于选择 性地禁用第一PLL 204a的反馈环路。电荷泵输出开关217a进一步产生 环路滤波器输入信号CPO，其被提供作为第一环路滤波器208a的输入。 故障保持电路240的输出也经由所述故障保持开关241和可变电阻器242 电连接到第一环路滤波器208a的输入。第一环路滤波器208a产生第一 调谐电压Vtune，其被提供作为到VCXO 216a的输入。VCXO 216a产生 本地时钟信号LCLK，其可具有随着调谐电压Vtune的电压电平发生变化 的振荡频率。

尽管图2示出其中第一PLL 204a包括电荷泵输出开关217a用于选 择性地停用第一PLL的反馈环路的结构，但其它的结构也是可能的。例 如，在另一实施例中，PLL控制电路205通过设置第一PFD/CP 207a的 三态信号TRI而关闭或开启第一PLL的反馈回路。例如，三态信号TRI 可用于控制泵入和抽出信号，以当PLL的反馈环路被禁用时关闭PFD/CP 的电荷泵中的正和负电流源。

在某些构造中，第二锁相环204b可以是高频PLL，被设计成接收低 频的缓冲输入时钟BCLK，例如122.88MHz，并向输出分频器282的阵 列提供更高频率的第二本地时钟信号LCLK2，例如2457.6兆赫。输出分 频器的阵列282可产生分频输出时钟信号，其可以通过输出时钟缓冲器 284a-284d进行缓冲，以产生多个高频输出时钟信号OCLK1-OCLK4。

如图2所示，PLL控制电路205生成多个控制信号，用于控制第一 PLL 204a的操作，包括三态信号TRI、电阻控制信号CRES、第一故障保 持控制信号CHA以及第二故障保持控制信号CHB。

PLL控制电路205控制第一PLL 204a的操作模式为多个工作模式中 的一个，包括保持模式和相位锁定模式。当PLL控制电路205在保持模 式下操作第一PLL 204a时，PLL控制电路205导通故障保持开关241， 并通过关闭电荷泵输出开关217a禁止第一PLL 204a的反馈回路。另外， 当PLL控制电路205在相位锁定模式下操作第一PLL 204a时，PLL控制 电路205通过接通电荷泵输出开关217a而使能第一PLL 204a的反馈环 路。

因此，该三态信号TRI可用于选择性地断开或停用第一PLL的反馈 环路。例如，当使用三态信号TRI打开或关闭电荷泵输出开关217a时， 第一PLL 204a的反馈环路可以被禁用。然而，当使用三态信号TRI闭合 或开启该电荷泵输出开关217a时，电荷泵输出信号CPS可被提供给第一 环路滤波器208a。第一故障保持控制信号CHA可用于打开或关闭故障保 持开关241，从而选择性地激活在故障保持电路240的输出和第一环路滤 波器208a的输入之间的电路径。电阻控制信号CRES可用于控制可变电 阻器242的电阻值，并且可以随时间被控制，以提供从保持模式向相位 锁定模式的软过渡，这将在下面进一步描述。第二故障保持控制信号CHB 可用于控制故障保持电路240，其中包括例如当第一PLL 204a在保持模 式操作时建立所希望的保持电压。

在图示的配置中，第二PLL 204b包括第二VCXO分频器215、第二 输入时钟分频器206b、第二PFD/CP 207b、第二环路滤波器208b、压控 振荡器(VCO)216b和第二反馈分频器218b。如图2所示，第二VCXO 分频器215接收来自第一PLL 204a的缓冲时钟信号BCLK，并产生第二 输入时钟信号RC2，其被提供作为到第二输入时钟分频器206b的输入。 第二输入时钟分频器206b分频第二输入时钟信号RC2，以产生第二 PFD/CP参考时钟信号REF2，其被提供作为到第二PFD/CP 207b的输入。 包括第二VCXO分频器215可以增强第二PLL 204b的灵活性。然而，其 它构造是可能的，诸如其中第二VCXO分频器215被省略的实施方式。 第二PFD/CP 207b接收来自第二反馈分频器218b的第二反馈时钟信号 FBK2，并产生第二环路滤波器的输入信号CPO2。第二环路滤波器208b 接收第二环路滤波器的输入信号CPO2，并产生第二调谐电压，用于控制 VCO 216b的振荡频率。压控振荡器216b产生第二本地时钟信号LCLK2， 其被提供作为到第二反馈分频器218b的输入和作为到输出分频器282的 阵列的输入。

在图2所示的实施例中，第一输入时钟信号RC1通过PLL控制电路 205基于从基准时钟信号RCLK1-RCLK4选择的选中参考时钟信号产生， 在本实施例中使用缓冲和可选分频进行调节。如前所述，所有或部分的 参考时钟信号RCLK1-RCLK4可以是嘈杂和/或间歇性的。在某些配置中， 参考时钟信号中的一个(例如，第一参考时钟信号RCLK1)用作基准时 钟信号，而附加的基准时钟信号用作备用参考时钟信号。

图示的时钟发生电路200包括PLL控制电路205，其产生控制信号， 用于控制所述第一PLL 204a的操作模式。在相位锁定模式运行足够的时 间之后，第一锁相环装置204a可以锁相到第一输入时钟信号RC1，其基 于来自基准时钟信号RCLK1-RCLK4选择的选中参考时钟信号而生成。

该PLL控制电路205可以监控一个或多个参考时钟信号 RCLK1-RCLK4或衍生其的时钟信号，以确定特定的参考时钟信号何时 有效。例如，在某些配置中，PLL控制电路205监视第一输入时钟信号 RC1，以确定第一输入时钟信号RC1是否可靠。在图示的配置中，PLL 控制电路205可以进一步接收来自所述第一分频器的VCXO 227的时钟 信号，其可辅助确定基准时钟信号的可靠性。例如，在某些配置中，PLL 控制电路205可以比较第一VCXO分频器227的时钟信号与第一输入时 钟信号RC1，以确定第一输入时钟信号RC1何时已不适合用作参考。第 一输入时钟信号RC1可由于各种原因被确定为不可靠，包括例如当第一 输入时钟信号RC1具有大于阈值的相位噪声和/或当第一输入时钟信号 RC1在一定的持续时间不切换时。

当PLL控制电路205确定所选择的参考时钟信号是不可靠的，PLL 控制电路205可以关闭电荷泵输出开关217a，并打开故障保持开关241 以在保持模式操作第一PLL 204a。尽管图2示出了下列构造，包括以保 持模式选择性操作第一PLL 204a的故障保持开关241，但是其他构造也 是可能的。例如，在另外的实施方案中，忽略故障保持开关241，并且 PLL控制电路205可以控制可变电阻242的电阻至较高的电阻值，以阻 断故障保持电路240从第一环路滤波器208a的输入的输出。因此，在某 些构造中，可变电阻242的电阻可以被控制以保持模式选择性操作第一 PLL 204a。

在保持模式，故障保持电路240可产生保持电压Va1，它通过可变电 阻242和故障保持开关241提供给第一环路滤波器208a的输入。以这种 方式，保持电压Va1被提供给第一环路滤波器208a的输入，以及第一调 谐电压Vtune可以稳定以抑制VCXO 216a的振荡频率的变化。在保持模 式下，PLL控制电路205可改变或更新参考时钟信号，以使得第一输入 时钟信号RC1由所选择的参考时钟信号产生。虽然图2示出其中保持开 关241被电连接在故障保持电路240的输出和可变电阻242之间的结构， 这里的教导也适用于其它的配置，诸如其中所述可变电阻242电连接在 故障保持电路240的输出和故障保持开关241之间的配置。因此，串联 的故障保持开关241和可变电阻器242的顺序可以颠倒。

一旦第一输入时钟信号RC1变为有效，PLL控制电路205可以控制 第一PLL器204a，以通过从保持模式向相位锁定模式转换所述第一锁相 环装置204a以重新获取相位锁定。为了在从故障保持到重新获得相位锁 定期间抑制瞬时变化到调谐电压Vtune，PLL控制电路205随时间控制可 变电阻器242，以提供从保持模式向相位锁定模式的软过渡。

特别地，PLL控制电路205可以维持故障保持开关241和电荷泵输 出开关217a导通，并且可以随着时间的推移增加可变电阻242的电阻值， 以提供更好地控制调谐电压Vtune的电压电平的第一PFD/CP 207a。例如， PLL控制电路205可以随时间递增地增加可变电阻器的电阻，使得在所 述第一PFD/CP 207a的输出中产生的更大量电荷到达第一环路滤波器 208a的输入。配置第一个PLL 204a具有从故障保持到重新获得锁相的软 过渡可以防止在从保持模式到锁相模式的转变过程中调谐电压VTUNE 中的较大电压扰动。与此相反，无需软过渡操作的PLL可以具有在过渡 期间到达功率高或低功率电源电压轨道的VCO调谐电压。

当第一PLL 204a重新获得至第一输入时钟信号RC1的相位锁定时， PLL控制电路205可以关闭或打开保持开关241，同时保持所述电荷泵输 出开关217a闭合。因此，一旦已经重新获得锁相，PLL控制电路205可 以返回第一PLL 204a到正常运行状态。

图3是根据一个实施例的时钟发生电路的一部分的示意图。示出的 图包括VCXO 216a和电荷泵输出开关217a、故障保持电路240、故障保 持开关241和可变电阻器242，其如前面所述。示出的图还包括PFD/CP 307和环路滤波器308。

在图示的实施例中，环路滤波器308包括第一电容器311(C1)、第 一电阻器312(R1)和第二电容器314(C2)。第一电阻器312和第一电 容器311电串联连接在环路滤波器308的输入端和功率低电源电压V₁之 间，而第二电容器314被并联电连接到第一电阻器312的串联组合以及 在环路滤波器的输入和功率低电源电压V₁之间的第一电容器311。虽然 环路滤波器308示出了用于PLL的合适环路滤波器的一个示例，本文的 教导可应用于环路滤波器的其他配置，包括例如，有源环路滤波器或无 源环路滤波器。

所示的PFD/CP 307包括相位频率检测器(PFD)304、第一或正电 流源308、第二或负电流源310、第一电流源开关303和第二电流源开关 305。PFD 307比较PFD/CP参考时钟信号REF的定时和第一反馈时钟的 定时信号FBK，以产生泵上升信号UP和泵向下信号DOWN，从而分别 控制第一和第二电流源开关303，305。如图3所示，正电流源308串联 电连接在功率高电源电压V₂和PFD/CP 307的输出之间的第一电流源开 关303，以及负电流源310被串联电连接在功率低电源电压V₁和PFD/CP 307的输出端之间的第二电流源开关305。正电流源308是可操作以产生 电流，以及负电流源310可操作以吸收电流，以及PFD 304使用泵上升 信号UP与泵向下信号DOWN控制第一和第二电流源开关303、305，以 控制由PFD/CP 307产生的电荷泵输出电流I_CP。

因此，当泵上升信号UP打开第一电流源开关303时，可以从正电流 源308通过PFD/CP 307的输出产生电流，并且当泵下降信号DN打开第 二电流源开关305时，可以从负电流源310通过PFD/CP的输出吸收电流。 虽然PFD/CP 307示出PLL的合适PFD/CP的一个示例，本文的教导可适 用于相位频率检测器和/或电荷泵的其他结构。

在图示的配置中，故障保持开关241和电荷泵输出开关217a被示出 处于闭合或接通状态。如图3所示，电荷泵的输出电流I_CP可对应于流入 环路滤波器208a的环路滤波器输入电流I_Lpf和流入故障保持电路240 的故障保持电流I_HOLD的求和。在示出的配置中，VCXO 216a具有高输入 阻抗，和流入VCXO 216a的输入的电流相对较小并且未示出。然而，其 他配置也是可能的。

如图3所示，可变电阻器241电连接在故障保持电路240的输出与 环路滤波器308的输入端之间。因此，当使用电阻控制信号CRES，可变 电阻器242的电阻从第一电阻值增加第二电阻值，相对于到故障保持电 路240的输出，电荷泵电流ICP的较大部分可以流入环路滤波器308的 输入。因此，可变电阻242的电阻可被控制，以控制环路滤波器的输入 电流I_Lpf与故障保持电流I_HOLD的比例。

如前面所描述的，PLL控制电路(例如，图2的PLL控制电路205) 可以提供具有从故障保持到重新获得相位锁定的软过渡的PLL。特别是， PLL控制电路可同时关闭故障保持开关241和电荷泵输出开关217a，并 逐渐增加可变电阻242的电阻值，以减少随着时间的推移流入或流出保 持电路240的电荷泵电流I_CP的一部分。因此，对VCXO 216a的振荡频 率的控制可逐渐从故障保持电路240传递到PFD/CP 307，以在从故障保 持到重新获得相位锁定的过渡期间减少频率扰动。

在一个实施例中，当从保持模式转变到重新获得相位锁定时，PLL 控制电路(例如，图2的PLL控制电路205)首先控制该电阻控制信号 CRES，以设置可变电阻器的电阻为初始或低电阻值。此后，PLL控制电 路使用电阻器控制信号CRES从低电阻值到最终或大电阻值逐步增大可 变电阻242的电阻。在某些配置中，大的电阻值至少为10000倍的该低 电阻值。以这种方式，故障保持电流I_HOLD从电荷泵电流I_CP的大部分过 渡到电荷泵电流I_CP的一小部分，以提供软过渡。以这种方式提供的软过 渡能抑制在环路滤波器的输入电压的较大变化。

如图3中所示，该故障保持电路240可以在故障保持电路240的输 出提供保持电压Va1。保持电压Va1可以被控制到期望的环路滤波器输 入电压。在一个实施例中，保持电路240基于监视环路滤波器308的输 入电压产生保持电压Va1。

图4是根据另一实施例的时钟发生电路的一部分的示意图。示出的 图包括第一PFD/CP 207a、第一环路滤波器208a、VCXO 216a和电荷泵 输出开关217a、故障保持开关241和可变电阻器242，其可以如前面所 述。示出的图还包括故障保持电路400。

所说明的故障保持电路400包括模数转换器(ADC)404、数字均衡 电路406和数模转换器402。如图4所示，DAC 402和ADC 404接收第 二故障保持控制信号CHB，它可以用来控制对DAC 402和ADC 404的 转换操作。

在正常PLL操作中，ADC 404和数字平均器402可用于在环路滤波 器208a的输入产生平均环路滤波器电压的数字表示。当PLL在保持模式 中操作时，故障保持电路400可使用平均环路滤波器电压以产生保持电 压Va1。例如，DAC 402可用于将平均环路滤波器电压的数字表示转换 成保持电压Va1。因此，在示出的实施例中，保持电压Va1对应于在一 定时间窗环路滤波器208a的输入电压的平均值。在某些配置中，第二故 障保持控制信号CHB可用于在保持模式期间维持保持电压Va1基本上恒 定。

尽管图4示出故障保持电路的一个实施例，本文的教导适用于故障 保持电路的其它配置。

图5是用于根据一个实施例的时钟发生电路的时序图。

图示的时序图包括第一参考时钟信号RCLK1的第一曲线图、第二参 考时钟信号RCLK2的第二曲线图、反馈时钟信号FBK的第三曲线图、 第一故障保持控制信号CHA的第四曲线图、三态信号TRI的第五曲线图、 电阻控制信号的CRES的第六曲线图、环路滤波器的输入电流I_Lpf的第 七曲线图以及调谐电压Vtune的第八曲线图。示出的时序图说明了图2 的时钟发生电路200的定时的一个例子。但是，图2的时钟发生电路200 可以使用其它定时方案操作。

时序图已注释以标记第一时间间隔502，其中图2中的第一PLL器 204a正常运行，故障保持开关241关闭，第一PLL 204a的反馈环路使能。 此外，时序图已注释以标记第二时间间隔504，对应于当图2的第一PLL  204a在保持模式操作时。此外，时序图包括第三时间间隔506，其中， 提供到重新获得相位锁定的软过渡，以及第四时间间隔508，其中第一 PLL 204a返回到正常操作。

在第一时间间隔502中，图2的PLL控制电路205基于所述第一参 考时钟信号RCLK1生成第一输入时钟信号RC1。如图5所示，将第一参 考时钟信号RCLK1变得不可靠，并不再在时刻211切换。在PLL控制 电路205确定第一参考时钟信号RCLK1是不可靠的之后，PLL控制电路 205通过控制第一故障保持控制信号CHA和三态信号TRI操作保持模式 的第一PLL 204a，以接通故障保持开关241，并关闭电荷泵输出开关217a。 如图5所示，在保持模式期间，电阻器控制信号CRES具有初始或零点 设置。

如由图5的第三时间间隔506所示，图2的PLL控制电路205关闭 电荷泵输出开关217a并随时间逐渐递增可变电阻器242的电阻值。在图 示的配置中，PLL控制电路205通过从初始值(0)到最大值(最大)逐 渐递增电阻器控制信号CRES而提供在保持和重新获取锁相之间的软过 渡。此后，PLL控制电路205关断故障保持开关241以将第一PLL 204a 返回到正常操作。

如前面所讨论地，环路滤波器的输入电压变化影响调谐电压Vtune。 如示于图5，在第二时间间隔504的开始，调谐电压Vtune稍有改变。调 谐电压Vtune的这种变化可以对应于在相位锁定期间保持电压Va1相对 于调谐电压Vtune的电压电平的差异。

第三时间间隔506示出了在从故障保持转换到重新获得相位锁定的 波形序列。如由图5的第三时间间隔506所示，环路滤波器的输入电流 I_Lpf最初是低并具有较长持续时间。此外，峰值环路滤波器的输入电流 I_Lpf随时间增加，但当图2的第一PLL 204a变得更接近于获得相位锁 定时，在较短持续时间有效。在图示的配置中，调谐端口电压的最大变 化可以例如是50mV。

应用

使用上述时钟发生电路的设备可被实现为各种电子设备。电子设备 的示例可以包括(但不限于)消费电子产品、部分消费者电子产品、电 子测试设备等。电子设备的例子也可以包括光网络或其它通信网络的电 路。所述消费电子产品可包括(但不限于)汽车、摄像机、照相机、数 码相机、便携式存储器芯片、洗衣机、烘干机、洗衣机/干衣机、复印机、 传真机、扫描仪、多功能外围设备等。另外，电子装置可包括未完成的 产品，包括用于工业、医疗和汽车应用的那些。

前面的描述和权利要求可以指元件或特征为被“连接”或“耦合”在一 起。如本文所用，除非另外明确说明，否则，“连接”意指一个元件/特征 直接或间接连接到另一个元件/特征，并且不一定是机械连接。同样地， 除非明确声明，否则“耦合”意指一个元件/特征直接或间接地联接到另 一个元件/特征，并且不一定是机械连接。因此，尽管图中所示的各种原 理图描绘元件、组件、附加中间元件、设备、特征、可存在于实际实施 例中的部件的示例安排(假设所描述电路的功能性没有不利影响)。

尽管已经参照某些实施例描述本发明，其他实施例对于本领域技术 人员是显而易见的，其中包括不提供本文所阐述的所有特征和优点的实施例， 也在本发明的范围之内。此外，上述的各种实施例可被组合以提供进一步的 实施例。此外，在一个实施例的上下文中示出的某些特征也可并入其它实施 例。因此，本发明的范围仅通过参考所附权利要求书限定。