低功耗两级放大器STT-RAM读取电路的控制方法

摘要

本发明涉及一种低功耗两级放大器STT-RAM读取电路的控制方法。提供一低功耗STT-RAM读取电路，包括控制电路、并行磁隧道结、开环放大器、控制逻辑电路、第一反相器、第一D触发器、第二D触发器、时钟输出模块；通过控制电路控制低功耗STT-RAM读取电路进入工作及待机状态，从而实现对并行磁隧道结存储的数据读取。本发明采用树型的读取方案，不但具有较快的读取速度，且通过引入了控制电路，只在进入工作状态时产生功耗，从而又节省了读取电路的功耗。

说明书

技术领域

本发明涉及一种低功耗两级放大器STT-RAM读取电路的控制方法。

背景技术

传统的随机存取存储器（RAM）如动态随机存取存储器（DRAM）具有比较低廉的价格，但是存取速度较慢、耐久性较差并且数据只能保存很短的一段时间。由于必须隔一段时间刷新一次数据，这又导致了功耗较大。静态随机存取存储器（SRAM）具有存取速度较快、功耗较低，非易失性等优点，但是价格昂贵、集成度较低。

近年来新兴的自旋转移力矩随机存取存储器（STT-RAM）由于其高密度、低漏电流、非易失性、超长的耐久性以及快速读写等优点，有望成为未来高速缓存的首选产品。

本专利基于一种新颖的树型读取电路方案，提出了可以有效降低该读取电路总体功耗的改进结构。这种新颖的树型读取方案采用开环放大器作为读取电路的比较器，开环放大器不需要重启时间，可以进行连续比较，故采用开环放大器可以提高电路的读取速度，具有读取时间短的优点。该方案采用两级运放级联结构，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性。但因单独采用两级运放级联结构会在不工作的时候产生额外的静态功耗，这很大程度上增加了整个读取电路的总功耗，所以为了控制开环放大器只在比较输出数据的时候产生功耗，在待机状态时没有电能消耗，本专利在上述所采用的开环放大器的基础之上，引入了控制电路。

发明内容

本发明的目的在于提供一种低功耗两级放大器STT-RAM读取电路的控制方法。

为实现上述目的，本发明的技术方案是：一种低功耗两级放大器STT-RAM读取电路的控制方法，包括如下步骤，

步骤S1：提供一低功耗STT-RAM读取电路，包括控制电路、并行磁隧道结、开环放大器、控制逻辑电路、第一反相器、第一D触发器、第二D触发器、时钟输出模块；所述控制电路、并行磁隧道结、开环放大器两两相互连接，所述开环放大器还连接至所述控制逻辑电路和第一反相器，所述第一反相器与所述第一D触发器和第二D触发器连接，所述时钟输出模块的第一时钟信号输出端和第二时钟信号输出端分别与所述第一D触发器和第二D触发器的时钟控制输入端连接，所述控制逻辑电路还连接有一用于提供参考电压的外部电压输出电路，该外部电压输出电路输出第一、第二、第三参考电压，且满足：第三参考电压＜第二参考电压＜第一参考电压；

步骤S2：通过控制电路控制低功耗STT-RAM读取电路进入工作状态；

步骤S3：通过控制电路产生的预定电流流经所述并行磁隧道结，产生读取电压，由于并行磁隧道结中的4种存储数据分别对应4种的读取电压，即存储数据11、10、01、00与读取电压V11、V10、V01、V00相对应；

步骤S4：设定V11＜第三参考电压＜V10＜第二参考电压＜V01＜第一参考电压＜V00，通过所述控制逻辑电路将读取电压与第二参考电压进行比较，即可得并行磁隧道结中的存储数据的高位；

步骤S5：若读取电压大于第二参考电压，则并行磁隧道结产生的读取电压为V01、V00，即可知并行磁隧道结所存储的数据的高位为0，并经所述开环放大器、第一反相器输出高电平，此时，时钟输出模块的第一时钟信号输出端产生一个时钟信号，控制第一D触发器存储高位数据，第一D触发器存储高位数据完成后执行步骤S6；若读取电压小于第二参考电压，则并行磁隧道结产生的读取电压为V11、V10，即可知并行磁隧道结所存储的数据的高位为1，并经所述开环放大器、第一反相器输出低电平，此时，时钟输出模块的第一时钟信号输出端产生一个时钟信号，控制第一D触发器存储高位数据，第一D触发器存储高位数据完成后执行步骤S7；

步骤S6：将读取电压与第一参考电压比较，若读取电压大于第一参考电压，则并行磁隧道结产生的读取电压为V00，即可知并行磁隧道结所存储的数据的低位为0，并经所述开环放大器、第一反相器输出高电平，此时，时钟输出模块的第二时钟信号输出端产生一个时钟信号，控制第二D触发器存储低位数据；若读取电压小于第一参考电压，则并行磁隧道结产生的读取电压为V01，即可知并行磁隧道结所存储的数据的低位为1，并经所述开环放大器、第一反相器输出低电平，此时，时钟输出模块的第二时钟信号输出端产生一个时钟信号，控制第二D触发器存储低位数据，完成并行磁隧道结的数据读取；

步骤S7：将读取电压与第三参考电压比较，若读取电压大于第三参考电压，则并行磁隧道结产生的读取电压为V10，即可知并行磁隧道结所存储的数据的低位为0，并经所述开环放大器、第一反相器输出高电平，此时，时钟输出模块的第二时钟信号输出端产生一个时钟信号，控制第二D触发器存储低位数据；若读取电压小于第三参考电压，则并行磁隧道结产生的读取电压为V11，即可知并行磁隧道结所存储的数据的低位为1，并经所述开环放大器、第一反相器输出低电平，此时，时钟输出模块的第二时钟信号输出端产生一个时钟信号，控制第二D触发器存储低位数据，完成并行磁隧道结的数据读取；

步骤S8：并行磁隧道结的数据读取完成后，通过控制电路控制低功耗STT-RAM读取电路进入待机状态。

在本发明实施例中，所述第一D触发器和第二D触发器的反相输出端分别输出所述并行磁隧道结中存储数据的高位和低位，以获得真实的并行磁隧道结存储数据。

在本发明实施例中，所述控制电路包括信号控制器、第二反相器、第十至第十二MOS管，所述信号控制器的控制端口与所述第二反相器的输入端、第十一MOS管的栅极及第十二MOS管的栅极连接，所述第二反相器的输出端与所述第十MOS管的栅极连接，所述第十MOS管的漏极、第十一MOS管的漏极连接至所述开环放大器，所述第十MOS管的源极接地，所述第十二MOS管的漏极连接至所述并行磁隧道结，所述第十二MOS管的源极接地。

在本发明实施例中，所述步骤S2控制电路控制低功耗STT-RAM读取电路进入工作状态的实现过程为：通过信号控制器产生高电平信号，使得第十一、第十二MOS管导通，第十MOS管截止，控制开环放大器开启，从而使得整个读取电路进入工作状态。

在本发明实施例中，所述步骤S8控制电路控制低功耗STT-RAM读取电路进入待机状态的实现过程为：通过信号控制器产生低电平信号，使得第十一、第十二MOS管截止，第十MOS管导通，控制开环放大器关闭，从而使得整个读取电路进入待机状态。

在本发明实施例中，所述开环放大器包括第一至第九MOS管，所述第一MOS管的源极、第二MOS管的源极、第六MOS管的源极和第八MOS管的源极均连接至VDD端，所述第一MOS管的栅极与第二MOS管的栅极连接，所述第六MOS管的栅极与第一MOS管的漏极相连接至第三MOS管的漏极，所述第八MOS管的栅极与第二MOS管的漏极相连接至第四MOS管的漏极，所述第三MOS管的源极与第四MOS管的源极相连接至第五MOS管的漏极，所述第五MOS管的源极连接至地，所述第六MOS管的漏极连接第七MOS管的漏极、第七MOS管的栅极及第九MOS管的栅极，所述第七MOS管的源极接GND，所述第八MOS管的漏极与第九MOS管的漏极相连接至所述第一反相器的输入端，所述第九MOS管的源极接地，所述第三MOS管的栅极和第一MOS管的源极分别连接至所述并行磁隧道结的两端，且第三MOS管的栅极还与所述第十二MOS管的漏极连接，所述第四MOS管的栅极连接至所述控制逻辑电路，所述第五MOS管的栅极与所述第十MOS管的漏极、第十一MOS管的漏极连接。

在本发明实施例中，所述第一MOS管、第二MOS管、第六MOS管和第八MOS管均为NMOS管，所述第三MOS管、第四MOS管、第五MOS管、第七MOS管、第九MOS管、第十MOS管、第十一MOS管和第十二MOS管均为PMOS管。

在本发明实施例中，所述控制逻辑电路包括由第一D触发器反相输出信号和第一时钟信号输出端输出的第一时钟信号控制的双向开关电路，所述双向开关电路包括相互连接的第一双向开关和第二双向开关，所述双向开关电路用于控制第四MOS管栅极与所述外部电压输出电路的第一、第二和第三参考电压输出端的连接。

在本发明实施例中，所述时钟输出模块包括第一延时电路、第二延时电路、第三双向开关和第四双向开关，所述第一延时电路和第二延时电路连接至所述信号控制器的控制端口，所述第三双向开关和第四双向开关分别用于控制第一延时电路和第二延时电路与第一时钟信号输出端和第二时钟信号输出端的连接。

在本发明实施例中，所述第一延时电路的延迟时间小于第二延时电路的延迟时间；且所述第一延时电路的延迟时间与第二延时电路的延迟时间满足：当整个电路进行高位数据的比较，输出比较结果Vout’，经反相器输出的Vout稳定后，第一延时电路的延迟时间使得第一时钟信号由低电平变为高电平，从而控制第一D触发器存储高位数据；当整个电路进行低位数据的比较，输出比较结果Vout’，经反相器输出的Vout稳定后，第二延时电路的延迟时间使得第二时钟信号由低电平变为高电平，从而控制第二D触发器存储低位数据。

相较于现有技术，本发明具有以下有益效果：本发明电路采用开环放大器，节省了电路的重启时间，提高了电路的读取速度的基础上，引入了控制端口，只在进入工作状态时产生功耗，从而又节省了读取电路的功耗；开环放大器采用了两级运放级联结构，节省了功耗，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性；内置控制逻辑，降低了使用难度，和外围系统的控制成本。

附图说明

图1为磁隧道结的两种结构图。

图2为开环放大器的两级运放基本结构图。

图3为本发明读取电路的电路原理图。

图4为本发明所设计的读取电路的工作流程图。

图5为控制逻辑电路原理图。

图6为第一时钟输出模块原理图。

图7为本发明读取并行磁隧道结结构的STT-RAM的仿真图。

具体实施方式

下面结合附图，对本发明的技术方案进行具体说明。

如图1-7所示，本发明一种低功耗两级放大器STT-RAM读取电路的控制方法，包括如下步骤，

步骤S1：提供一低功耗STT-RAM读取电路，包括控制电路、并行磁隧道结、开环放大器、控制逻辑电路、第一反相器、第一D触发器、第二D触发器、时钟输出模块；所述控制电路、并行磁隧道结、开环放大器两两相互连接，所述开环放大器还连接至所述控制逻辑电路和第一反相器，所述第一反相器与所述第一D触发器和第二D触发器连接，所述时钟输出模块的第一时钟信号输出端和第二时钟信号输出端分别与所述第一D触发器和第二D触发器的时钟控制输入端连接，所述控制逻辑电路还连接有一用于提供参考电压的外部电压输出电路，该外部电压输出电路输出第一、第二、第三参考电压，且满足：第三参考电压＜第二参考电压＜第一参考电压；

步骤S2：通过控制电路控制低功耗STT-RAM读取电路进入工作状态；

所述步骤S2控制电路控制低功耗STT-RAM读取电路进入工作状态的实现过程为：通过信号控制器产生高电平信号，使得第十一、第十二MOS管导通，第十MOS管截止，控制开环放大器开启，从而使得整个读取电路进入工作状态。

步骤S3：通过控制电路产生的预定电流流经所述并行磁隧道结，产生读取电压，由于并行磁隧道结中的4种存储数据分别对应4种的读取电压，即存储数据11、10、01、00与读取电压V11、V10、V01、V00相对应；

步骤S4：设定V11＜第三参考电压＜V10＜第二参考电压＜V01＜第一参考电压＜V00，通过所述控制逻辑电路将读取电压与第二参考电压进行比较，即可得并行磁隧道结中的存储数据的高位；

步骤S5：若读取电压大于第二参考电压，则并行磁隧道结产生的读取电压为V01、V00，即可知并行磁隧道结所存储的数据的高位为0，并经所述开环放大器、第一反相器输出高电平，此时，时钟输出模块的第一时钟信号输出端产生一个时钟信号，控制第一D触发器存储高位数据，第一D触发器存储高位数据完成后执行步骤S6；若读取电压小于第二参考电压，则并行磁隧道结产生的读取电压为V11、V10，即可知并行磁隧道结所存储的数据的高位为1，并经所述开环放大器、第一反相器输出低电平，此时，时钟输出模块的第一时钟信号输出端产生一个时钟信号，控制第一D触发器存储高位数据，第一D触发器存储高位数据完成后执行步骤S7；

步骤S6：将读取电压与第一参考电压比较，若读取电压大于第一参考电压，则并行磁隧道结产生的读取电压为V00，即可知并行磁隧道结所存储的数据的低位为0，并经所述开环放大器、第一反相器输出高电平，此时，时钟输出模块的第二时钟信号输出端产生一个时钟信号，控制第二D触发器存储低位数据；若读取电压小于第一参考电压，则并行磁隧道结产生的读取电压为V01，即可知并行磁隧道结所存储的数据的低位为1，并经所述开环放大器、第一反相器输出低电平，此时，时钟输出模块的第二时钟信号输出端产生一个时钟信号，控制第二D触发器存储低位数据，完成并行磁隧道结的数据读取；

步骤S7：将读取电压与第三参考电压比较，若读取电压大于第三参考电压，则并行磁隧道结产生的读取电压为V10，即可知并行磁隧道结所存储的数据的低位为0，并经所述开环放大器、第一反相器输出高电平，此时，时钟输出模块的第二时钟信号输出端产生一个时钟信号，控制第二D触发器存储低位数据；若读取电压小于第三参考电压，则并行磁隧道结产生的读取电压为V11，即可知并行磁隧道结所存储的数据的低位为1，并经所述开环放大器、第一反相器输出低电平，此时，时钟输出模块的第二时钟信号输出端产生一个时钟信号，控制第二D触发器存储低位数据，完成并行磁隧道结的数据读取；

步骤S8：并行磁隧道结的数据读取完成后，通过控制电路控制低功耗STT-RAM读取电路进入待机状态。

所述步骤S8控制电路控制低功耗STT-RAM读取电路进入待机状态的实现过程为：通过信号控制器产生低电平信号，使得第十一、第十二MOS管截止，第十MOS管导通，控制开环放大器关闭，从而使得整个读取电路进入待机状态。

所述第一D触发器和第二D触发器的反相输出端分别输出所述并行磁隧道结中存储数据的高位和低位，以获得真实的并行磁隧道结存储数据。

所述控制电路包括信号控制器、第二反相器、第十至第十二MOS管，所述信号控制器的控制端口与所述第二反相器的输入端、第十一MOS管的栅极及第十二MOS管的栅极连接，所述第二反相器的输出端与所述第十MOS管的栅极连接，所述第十MOS管的漏极、第十一MOS管的漏极连接至所述开环放大器，所述第十MOS管的源极接地，所述第十二MOS管的漏极连接至所述并行磁隧道结，所述第十二MOS管的源极接地。

所述开环放大器包括第一至第九MOS管，所述第一MOS管的源极、第二MOS管的源极、第六MOS管的源极和第八MOS管的源极均连接至VDD端，所述第一MOS管的栅极与第二MOS管的栅极连接，所述第六MOS管的栅极与第一MOS管的漏极相连接至第三MOS管的漏极，所述第八MOS管的栅极与第二MOS管的漏极相连接至第四MOS管的漏极，所述第三MOS管的源极与第四MOS管的源极相连接至第五MOS管的漏极，所述第五MOS管的源极连接至地，所述第六MOS管的漏极连接第七MOS管的漏极、第七MOS管的栅极及第九MOS管的栅极，所述第七MOS管的源极接GND，所述第八MOS管的漏极与第九MOS管的漏极相连接至所述第一反相器的输入端，所述第九MOS管的源极接地，所述第三MOS管的栅极和第一MOS管的源极分别连接至所述并行磁隧道结的两端，且第三MOS管的栅极还与所述第十二MOS管的漏极连接，所述第四MOS管的栅极连接至所述控制逻辑电路，所述第五MOS管的栅极与所述第十MOS管的漏极、第十一MOS管的漏极连接。所述第一MOS管、第二MOS管、第六MOS管和第八MOS管均为NMOS管，所述第三MOS管、第四MOS管、第五MOS管、第七MOS管、第九MOS管、第十MOS管、第十一MOS管和第十二MOS管均为PMOS管。

所述控制逻辑电路包括由第一D触发器反相输出信号和第一时钟信号输出端输出的第一时钟信号控制的双向开关电路，所述双向开关电路包括相互连接的第一双向开关和第二双向开关，所述双向开关电路用于控制第四MOS管栅极与所述外部电压输出电路的第一、第二和第三参考电压输出端的连接。

所述时钟输出模块包括第一延时电路、第二延时电路、第三双向开关和第四双向开关，所述第一延时电路和第二延时电路连接至所述信号控制器的控制端口，所述第三双向开关和第四双向开关分别用于控制第一延时电路和第二延时电路与第一时钟信号输出端和第二时钟信号输出端的连接。所述第一延时电路的延迟时间小于第二延时电路的延迟时间；且所述第一延时电路的延迟时间与第二延时电路的延迟时间满足：当整个电路进行高位数据的比较，输出比较结果Vout’，经反相器输出的Vout稳定后，第一延时电路的延迟时间使得第一时钟信号由低电平变为高电平，从而控制第一D触发器存储高位数据；当整个电路进行低位数据的比较，输出比较结果Vout’，经反相器输出的Vout稳定后，第二延时电路的延迟时间使得第二时钟信号由低电平变为高电平，从而控制第二D触发器存储低位数据。

为让本领域技术人员更加了解本发明的技术方案，以下结合附图具体讲述本发明的工作流程。

STT-RAM内部用于存储数据的磁隧道结（magnetic tunnel junctions, MTJs）有两种结构：串行磁隧道结（如图1（1）所示）和并行磁隧道结（如图1（2）所示）。

串行磁隧道结由两层铁磁层夹杂一层氧化镁氧化层组成，其中底层铁磁层为参考层（reference layer），具有固定的磁向；而另一层铁磁层为自由层（free layer），其磁向可以通过转变电流（switching current）来改变，当两层铁磁层的磁向相反时，磁隧道结处于高阻态；当两层铁磁层的磁向相同时，磁隧道结处于低阻态；而并行磁隧道结的自由层是由两个可以独立控制磁向的区域组成，其中软区（soft domain）只需通过一个小电流就可以改变磁向，而硬区（hard domain）则需要一个较大的电流才可以改变磁向，由于两个区域的磁向有四种组合，故并行磁隧道结具有四种电阻状态，因为并行磁隧道结具有较高的隧道磁致电阻率(Tunneling Magneto-resistance ratio(TMR))、较小的转换电流以及更高的可靠性等优点，所以本发明采用并行磁隧道结作为STT-RAM的存储结构。

本专利基于一种新颖的树型读取电路方案，提出了可以有效降低该读取电路总体功耗的改进结构，这种新颖的树型读取方案采用开环放大器作为读取电路的比较器，开环放大器不需要重启时间，可以进行连续比较，故采用开环放大器可以提高电路的读取速度，具有读取时间短的优点，该方案采用两级运放级联结构，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性（如图2所示），然而图2所示的开环放大器结构会在不工作的时候产生额外的静态功耗，这很大程度上增加了整个读取电路的总功耗，为了控制开环放大器只在比较输出数据的时候产生功耗，在待机状态时没有电能消耗，本专利在这种新颖的树型读取放案所采用的开环放大器的基础之上，引入了控制电路（如图3所示），当CONT（CONT信号由控制电路的信号控制器产生）为高电平时，第十一MOS管M11导通，第十MOS管M10截止，第五MOS管M5的栅极与Vb2相连，比较器进入工作状态；当CONT为低电平时，第十MOS管M10导通，第十一MOS管M11截止，第五MOS管M5管的栅极与地相连，第五MOS管M5截止，这时没有电流流过开环放大器的第一级放大器，同时由于第六MOS管M6和第八MOS管M8截止，这时也没有电流流过开环放大器的第二级放大器。

本专利所设计的读取电路的电路原理图如图3所示，在数字系统中，常常要求电压的摆幅等于工作电压（VDD），而开环放大器的摆幅不能达到这个要求，由于反相器的输出摆幅可以等于工作电压（VDD），可以对开环放大器的输出摆幅起到放大的作用，故在开环放大器的输出端Vout’串接了第一反相器，使得最终的输出电压摆幅可以达到数字系统对电压摆幅的要求，由于一个并行磁隧道结有四种阻值，阻值关系为：R11>R10>R01>R00，其中R11、R10、R01、R00分别为存储数据为11、10、01、00的并行磁隧道结所对应的电阻阻值；当CONT为高电平时，NMOS（第十二MOS管M12）进入饱和区（第十二MOS管M12应为一个长沟MOS管），产生一个固定值的读取电流，该电流流过并行磁隧道结，会产生读取电压Vin，由于并行磁隧道结中存储的数据不同，其阻值不同，产生的读取电压Vin会有4种不同的电压值，其电压关系为：V11<V10<V01<V00，其中V11、V10、V01、V00分别为存储数据11、10、01、00的并行磁隧道结所对应的读取电压值，由此，我们仅需通过比较器判断Vin的电压值，即可准确得知在并行磁隧道结中存储的数据，为了准确甄别Vin的四种电压值，本发明的读取电路需要外部电压输出电路产生3个参考电压（第一参考电压Vref1、第二参考电压Vref2、第三参考电压Vref3），电压关系为：V11 < 第三参考电压Vref3 < V10 < 第二参考电压Vref2 <V01 < 第一参考电压Vref1< V00。

本发明采用的树型的电压搜索算法流程图如图4所示，整个读取电路的工作原理如下：

1、当CONT为高电平时，第十二MOS管M12开启，产生读取电压Vin，第十一MOS管M11导通，第十MOS管M10截止，第五MOS管M5的栅极与Vb2相连，比较器进入工作状态，控制逻辑令读取电压Vin与第二参考电压Vref2进行比较；

2、读取电路进入采用图4所示的树型方案的电压搜索模式进行两位数据的读取：

（1）当Vin>Vref2时，可知并行磁隧道结所产生的读取电压Vin只有两种可能（V01、V00），故并行磁隧道结所存储的高位数据为0，开环放大器输出端Vout’输出低电平，第一反相器输出端Vout输出高电平，然后，时钟输出模块产生一个时钟脉冲信号，即第一时钟信号clk1，控制第一D触发器存储高位数据（由于开环放大器的输出端Vout’必须要经过第一反相器来增大输出摆幅，因此第一D触发器读入的数据要从第一D触发器的反相输出端输出，以得到真实的高位数据1st），当第一D触发器存储高位数据结束之后，控制逻辑令Vin与第一参考电压Vref1进行下一步的比较，这时，如果Vin>Vref1，则并行磁隧道结所产生的读取电压只有V00这种可能，所存储的低位数据为0，开环放大器输出端Vout’输出低电平，第一反相器输出端Vout输出高电平，如果Vin<Vref1，则并行磁隧道结所产生的读取电压只有V01这种可能，所存储的数据的低位为1，开环放大器输出端Vout’输出高电平，第一反相器输出端Vout输出低电平，当得到低位数据比较出来之后，时钟输出模块再生成一个脉冲信号第二时钟信号clk2，控制第二D触发器存储低位数据（与高位数据的存储方法相同，由第二D触发器的反相输出端输出所得到的低位数据2nd），这样读取电路就完成了2bit数据的读取过程；

（2）当Vin<Vref2时，并行磁隧道结所产生的读取电压只有两种可能（V11、V10），故并行磁隧道结中存储的高为数据为1，开环放大器输出端Vout’输出高电平，第一反相器输出端Vout输出低电平，然后，时钟输出模块产生一个时钟脉冲信号第一时钟信号clk1，控制第一D触发器存储高位数据（与Vin>Vref2的情况相同，第一D触发器读入的数据要从第一D触发器的反相输出端输出，以得到真实的高位数据1st），当第一D触发器存储高位数据结束之后，控制逻辑令Vin与第三参考电压Vref3进行下一步的比较，如果Vin>Vref3，则并行磁隧道结所产生的读取电压只有V10这一种可能，所存储的低位数据为0，开环放大器输出端Vout’输出低电平，反相器输出端Vout输出高电平，如果Vin<Vref3，则并行磁隧道结所产生的读取电压只有V11这一种可能，所存储的低位数据为1，开环放大器输出端Vout’输出高电平，第一反相器输出端Vout输出低电平，当得到低位的数据之后，时钟输出模块再生成一个脉冲信号第二时钟信号clk2，控制第二D触发器存储低位数据（与高位的存储方法相同，由第二D触发器的反相输出端输出所得到的低位数据2nd），这样读取电路就完成了2bit数据的读取过程；

3、当两位的数据读取结束之后，CONT变为低电平，第十二MOS管M12截止，第十MOS管M10导通，第十一MOS管M11截止，第五MOS管M5管的栅极与地相连，第五MOS管M5截止，这时没有电流流过开环放大器的第一级放大器，同时由于第六MOS管M6和第八MOS管M8截止，这时也没有电流流过开环放大器的第二级放大器，比较器进入待机的状态。

本专利所采用的控制逻辑电路由图5所示，第一双向开关S1，第二双向开关S2分别为受高位数据1st和第一时钟信号clk1控制的双向开关电路（双向开关的结构如图5中圆圈内所示），首先， CONT最先跳变为高电平，图3所示NMOS管第十二MOS管M12进入开启状态，产生读取电压Vin，比较器进入工作状态，这时第一时钟信号clk1还为低电平，控制第二双向开关S2使得Vref与Vref2相连，令Vin与Vref2进行比较，第一反相器输出比较结果，当第一反相器输出比较结果之后，第一时钟信号clk1跳变到高电平，控制第一D触发器存储高位数据，并由第一D触发器的反相输出端输出高位数据1st，同时，第一时钟信号clk1控制第二双向开关S2使得Vref与Vref’相连，这时，高位数据1st就可以通过控制第一双向开关S1来选择相对应的参考电压（Vref1或者Vref3）与Vref’相连，当高位数据1st为高电平时，第一双向开关S1使得Vref’与Vref3相连；当高位数据1st为低电平时，第一双向开关S1使得Vref’与Vref1相连，由此，本专利所设计的控制逻辑电路就实现了读取电路的控制功能。

为了减少读取电路的时钟输入端口，本专利采用如图6所示的时钟输出模块，包括第一延时电路Buffer1、第二延时电路Buffer2、第三双向开关S3和第四双向开关S4，图中第三双向开关S3、第四双向开关S4与图5所示开关的结构相同，只需要提供一个时钟信号CONT即可产生第一时钟信号clk1与第二时钟信号clk2信号，当CONT为低电平时， CONT控制第三双向开关S3和第四双向开关S4的输出第一时钟信号clk1和第二时钟信号clk2与GND相连，这样当CONT为低电平时，第一时钟信号clk1和第二时钟信号clk2可以迅速置为低电平，当CONT为高电平时，控制第三双向开关S3和第四双向开关S4使得第一时钟信号输出端和第二时钟信号输出端分别与第一延时电路Buffer1的输出端clk1’和第二延时电路Buffer2的输出端clk2’相连，第一延时电路Buffer1的延迟时间小于第二延时电路Buffer2的延迟时间，且第一延时电路Buffer1和第二延时电路Buffer2的延迟时间设置必须满足如下条件：当CONT由低电平跳变为高电平时，整个电路开始进行高位数据的比较，等高位数据的比较结果Vout输出稳定后，第一延时电路Buffer1的延迟时间使得clk1’由低电平跳变为高电平，第一时钟信号clk1也由低电平跳变为高电平，控制第一D触发器存储高位数据；然后电路开始进行低位数据的比较，只有等低位数据的比较结果Vout输出稳定后，第二延时电路Buffer2的延迟作用使得clk2’由低电平跳变为高电平，第二时钟信号clk2也由高电平跳变为高电平，控制第一D触发器存储低位数据，这样，图6所示的电路就可以完成降低时钟输入端口数量的功能。

本发明的所有电路都经过Cadence软件的仿真验证，采用Global Foundries 0.18um的工艺进行设计，以一组典型的STT-RAM参数指标为例，采用60μA的读取电流对所设计的电路进行验证,四种状态的阻值和读取的电压值如表1所示。

选取的参考电压值如表2所示。

以读取存储数据为11的并行磁隧道结的数据为例，来验证本发明所设计的读取电路的可行性，图7所示为本发明读取STT-RAM数据的仿真图，由该图可知，流过比较器的总电流Itot在CONT为低电平时，基本为0A，在CONT为高电平时，比较器进入工作状态，总电流Itot在30μA左右，故所设计的比较器改进电路达到了设计目的，通过观察其他的工作信号可知，输入电压Vin首先与Vref2(Vref=1.67V)进行了比较，第一反相器输出端Vout的输出电压为0V，读取的高位数据进入第一D触发器中，再由第一D触发器的反相输出端输出真实的高位数据1st为高电平1.8V（代表高位数据为1），然后控制逻辑电路根据读取出的高位数据结果，选择Vref3（1.64V）与输入电压Vin进行比较，第一反相器输出端Vout的输出电压为0V，读取的低位数据进入第二D触发器中，再由第二D触发器的反相输出端输出真实的低位数据2nd为高电平1.8V（代表低位数据为1），故本发明所设计的改进电路在节省了功耗的基础之上依然可以正确的读取出STT-RAM所存储的数据，本发明中图3电路所采用的关键MOS管尺寸如表3所示。

以上是本发明的较佳实施例，凡依本发明技术方案所作的改变，所产生的功能作用未超出本发明技术方案的范围时，均属于本发明的保护范围。