一种基于FPGA的四路全高清视频处理电路

摘要

本发明公开了一种基于FPGA的四路全高清视频处理电路，其包括FPGA芯片，所述FPGA芯片包括存储控制器、通道选择开关模块、第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块、第四视频层叠加模块、视频时序控制模块、视频合成模块、视频模式参数控制器、四个视频输入处理模块以及四个视频放大模块。通过使用本发明基于FPGA芯片的画中画和画外画视频处理电路，可满足对多路全高清视频信号同时进行采集处理的需求，而且还具有架构简单、易于设计实现等优点。本发明作为一种基于FPGA的四路全高清视频处理电路可广泛应用于高清视频处理领域中。

说明书

技术领域

本发明涉及FPGA技术，尤其涉及一种基于FPGA的四路全高清视频画中画和画外画处理电路。

背景技术

技术名词解释

PIP：画中画，其是利用数字图像处理技术，在同一屏幕画面上同时显示多个画面，即在正常观看的主画面上，同时插入一个或多个经过压缩的子画面，以便在欣赏主画面的同时，监视其它画面，画中画是将子画面安置在主画面之内。

POP：画外画，其原理和画中画一样，区别在于画外画是将子画面安置在主画面之外。

DSP：digital signal processor的简称，即数字信号处理器。

CPU：Central Processing Unit的简称，即中央处理器。

目前，大部分全高清录播设备中的画中画和画外画视频处理技术通常都是采用软件设计的方法实现，但是受限于DSP或CPU处理器的运算能力和串行架构，一般最多只能同时采样2路全高清的视频，而不能同时对多路全高清的视频信号进行采样。现今，随着高清摄像机越来越普及，对多路全高清视频信号同时进行采样来进行画中画和画外画处理的需求也变得越来越多，因此，一种可同时对多路全高清视频信号进行采样处理的电路为目前迫切需要解决的问题。

发明内容

为了解决上述技术问题，本发明的目的是提供一种基于FPGA的四路全高清视频处理电路。

本发明所采用的技术方案是：一种基于FPGA的四路全高清视频处理电路，其包括FPGA芯片，所述FPGA芯片包括存储控制器、通道选择开关模块、第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块、第四视频层叠加模块、视频时序控制模块、视频合成模块、视频模式参数控制器、四个视频输入处理模块以及四个视频放大模块；

所述四个视频输入处理模块的输出端均与存储控制器的输入端连接，所述存储控制器的输出端分别与四个视频放大模块的第一输入端连接，所述四个视频放大模块的输出端均与通道选择开关模块的第一输入端连接，所述通道选择开关模块的输出端分别与第一视频层叠加模块的第一输入端、第二视频层叠加模块的第一输入端、第三视频层叠加模块的第一输入端以及第四视频层叠加模块的第一输入端连接，所述视频时序控制模块的输出端分别与第一视频层叠加模块的第二输入端、第二视频层叠加模块的第二输入端、第三视频层叠加模块的第二输入端以及第四视频层叠加模块的第二输入端连接，所述第一视频层叠加模块的输出端依次通过第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块进而与视频合成模块的输入端连接，所述视频模式参数控制器的输出端分别与四个视频输入处理模块的输入端、四个视频放大模块的第二输入端以及通道选择开关模块的第二输入端连接；

所述视频输入处理模块包括视频解码模块和视频缩小模块，所述视频解码模块的输出端与视频缩小模块的第一输入端连接，所述视频缩小模块的输出端与存储控制器的输入端连接，所述视频模式参数控制器的输出端分别与视频解码模块的输入端和视频缩小模块的第二输入端连接；

所述存储控制器连接有存储器。

进一步，所述的存储控制器为DDR2控制器，所述的存储器为DDR2芯片。

进一步，所述视频模式参数控制器包括：

第一控制模块，用于为视频解码模块提供视频格式参数，并且控制视频解码模块对采集到的视频信号进行解码，从而获得有效的视频像素；

第二控制模块，用于为视频缩小模块提供缩小参数以及为视频放大模块提供放大参数，并且控制视频缩小模块和视频放大模块对输入的视频信号进行缩小和放大的处理；

第三控制模块，用于对通道选择开关模块进行控制，使通道选择开关模块根据先后顺序将四个视频放大模块输出的视频信号分别对应地输入至第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块，从而实现视频层叠加。

进一步，所述通道选择开关模块根据先后顺序将四个视频放大模块输出的视频信号分别对应地输入至第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块，从而实现视频层叠加，其具体为：

所述通道选择开关模块对四个视频放大模块输出的视频信号进行选取，所述通道选择开关模块将第一选取的视频信号作为第一输入前景输出至第一视频层叠加模块，所述第一视频层叠加模块的第一输入背景为预设的颜色层，所述第一视频层叠加模块对第一输入背景和第一输入前景进行叠加，并将叠加后的视频信号作为第二输入背景输出至第二视频层叠加模块；所述通道选择开关模块将第二选取的视频信号作为第二输入前景输出至第二视频层叠加模块，所述第二视频层叠加模块对第二输入背景和第二输入前景进行叠加，并将叠加后的视频信号作为第三输入背景输出至第三视频层叠加模块；所述通道选择开关模块将第三选取的视频信号作为第三输入前景输出至第三视频层叠加模块，所述第三视频层叠加模块对第三输入背景和第三输入前景进行叠加，并将叠加后的视频信号作为第四输入背景输出至第四视频层叠加模块；所述通道选择开关模块将第四选取的视频信号作为第四输入前景输出至第四视频层叠加模块，所述第四视频层叠加模块对第四输入背景和第四输入前景进行叠加，并且将叠加后的视频信号发送至视频合成模块。

进一步，所述第二控制模块具体用于判断视频信号是否需要进行缩小和放大的处理，若需要，则为视频缩小模块提供缩小参数以及为视频放大模块提供放大参数，并且控制视频缩小模块和视频放大模块对输入的视频信号进行缩小和放大的处理，反之，则控制视频缩小模块和视频放大模块对输入的视频信号不做缩小和放大的处理。

进一步，所述视频缩小模块用于采用双线性插值算法在视频模式参数控制器的控制下调整缩小参数，从而对输入的视频信号进行裁剪，以实现视频信号的缩小处理；

所述视频放大模块用于采用双线性插值算法在视频模式参数控制器的控制下调整放大参数，从而对输入的视频信号进行裁剪，以实现视频信号的放大处理。

进一步，所述视频时序控制模块用于对第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块进行视频时序控制，从而使视频层叠加模块生成的视频信号为所需的视频格式。

本发明的有益效果是：FPGA芯片具有并行处理架构的优点，因此，本发明的视频电路通过采用FPGA芯片来实现，能够同时对4路全高清的视频信号进行并行采集和处理，可大大满足对多路全高清视频信号同时进行采集处理的需求。而且，本发明的电路采用了FPGA芯片的并行处理结构来实现，因此，本发明的电路还具有系统架构简单、易于设计实现、系统稳定、低成本等优点。

附图说明

下面结合附图对本发明的具体实施方式作进一步说明：

图1是本发明一种基于FPGA的四路全高清视频处理电路的结构原理框图；

图2是本发明一种基于FPGA的四路全高清视频处理电路的一具体实施例结构原理框图。

具体实施方式

如图1所示，一种基于FPGA的四路全高清视频处理电路，其包括FPGA芯片，所述FPGA芯片包括存储控制器、通道选择开关模块、第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块、第四视频层叠加模块、视频时序控制模块、视频合成模块、视频模式参数控制器、四个视频输入处理模块以及四个视频放大模块；

所述四个视频输入处理模块的输出端均与存储控制器的输入端连接，所述存储控制器的输出端分别与四个视频放大模块的第一输入端连接，所述四个视频放大模块的输出端均与通道选择开关模块的第一输入端连接，所述通道选择开关模块的输出端分别与第一视频层叠加模块的第一输入端、第二视频层叠加模块的第一输入端、第三视频层叠加模块的第一输入端以及第四视频层叠加模块的第一输入端连接，所述视频时序控制模块的输出端分别与第一视频层叠加模块的第二输入端、第二视频层叠加模块的第二输入端、第三视频层叠加模块的第二输入端以及第四视频层叠加模块的第二输入端连接，所述第一视频层叠加模块的输出端依次通过第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块进而与视频合成模块的输入端连接，所述视频模式参数控制器的输出端分别与四个视频输入处理模块的输入端、四个视频放大模块的第二输入端以及通道选择开关模块的第二输入端连接；

所述视频输入处理模块包括视频解码模块和视频缩小模块，所述视频解码模块的输出端与视频缩小模块的第一输入端连接，所述视频缩小模块的输出端与存储控制器的输入端连接，所述视频模式参数控制器的输出端分别与视频解码模块的输入端和视频缩小模块的第二输入端连接；

所述存储控制器连接有存储器。由于本发明的电路是针对全高清视频信号的，因此，所述的视频时序控制模块实质为高清视频时序控制模块，所述的视频合成模块实质为高清视频合成模块。

进一步作为优选的实施方式，所述的存储控制器为DDR2控制器，所述的存储器为DDR2芯片。优选地，所述DDR2芯片的个数为2。

进一步作为优选的实施方式，所述视频模式参数控制器包括：

第一控制模块，用于为视频解码模块提供视频格式参数，并且控制视频解码模块对采集到的视频信号进行解码，从而获得有效的视频像素；

第二控制模块，用于为视频缩小模块提供缩小参数以及为视频放大模块提供放大参数，并且控制视频缩小模块和视频放大模块对输入的视频信号进行缩小和放大的处理；

第三控制模块，用于对通道选择开关模块进行控制，使通道选择开关模块根据先后顺序将四个视频放大模块输出的视频信号分别对应地输入至第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块，从而实现视频层叠加。

进一步作为优选的实施方式，所述通道选择开关模块根据先后顺序将四个视频放大模块输出的视频信号分别对应地输入至第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块，从而实现视频层叠加，其具体为：

所述通道选择开关模块对四个视频放大模块输出的视频信号进行选取，所述通道选择开关模块将第一选取的视频信号作为第一输入前景输出至第一视频层叠加模块，所述第一视频层叠加模块的第一输入背景为预设的颜色层，所述第一视频层叠加模块对第一输入背景和第一输入前景进行叠加，并将叠加后的视频信号作为第二输入背景输出至第二视频层叠加模块；所述通道选择开关模块将第二选取的视频信号作为第二输入前景输出至第二视频层叠加模块，所述第二视频层叠加模块对第二输入背景和第二输入前景进行叠加，并将叠加后的视频信号作为第三输入背景输出至第三视频层叠加模块；所述通道选择开关模块将第三选取的视频信号作为第三输入前景输出至第三视频层叠加模块，所述第三视频层叠加模块对第三输入背景和第三输入前景进行叠加，并将叠加后的视频信号作为第四输入背景输出至第四视频层叠加模块；所述通道选择开关模块将第四选取的视频信号作为第四输入前景输出至第四视频层叠加模块，所述第四视频层叠加模块对第四输入背景和第四输入前景进行叠加，并且将叠加后的视频信号发送至视频合成模块。

进一步作为优选的实施方式，所述第二控制模块具体用于判断视频信号是否需要进行缩小和放大的处理，若需要，则为视频缩小模块提供缩小参数以及为视频放大模块提供放大参数，并且控制视频缩小模块和视频放大模块对输入的视频信号进行缩小和放大的处理，反之，则控制视频缩小模块和视频放大模块对输入的视频信号不做缩小和放大的处理。

进一步作为优选的实施方式，所述视频缩小模块用于采用双线性插值算法在视频模式参数控制器的控制下调整缩小参数，从而对输入的视频信号进行裁剪，以实现视频信号的缩小处理；

所述视频放大模块用于采用双线性插值算法在视频模式参数控制器的控制下调整放大参数，从而对输入的视频信号进行裁剪，以实现视频信号的放大处理。

进一步作为优选的实施方式，所述视频时序控制模块用于对第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块进行视频时序控制，从而使视频层叠加模块生成的视频信号为所需的视频格式。

本发明的一具体实施例

如图2所示，一种基于FPGA的四路全高清视频处理电路，其包括四个视频输入处理模块、DDR2控制器、第一DDR2芯片、第二DDR2芯片、四个视频放大模块、通道选择开关模块、第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块、第四视频层叠加模块、高清视频时序控制模块、高清视频合成模块以及视频模式参数控制器；

四个视频输入处理模块，每个视频输入处理模块均包括一视频解码模块和一视频缩小模块，如图2所示，四个视频输入处理模块具体包括第一视频解码模块、第二视频解码模块、第三视频解码模块、第四视频解码模块、第一视频缩小模块、第二视频缩小模块、第三视频缩小模块以及第四视频缩小模块，所述第一视频解码模块的输出端与第一视频缩小模块的第一输入端连接，所述第二视频解码模块的输出端与第二视频缩小模块的第一输入端连接，所述第三视频解码模块的输出端与第三视频缩小模块的第一输入端连接，所述第四视频解码模块的输出端与第四视频缩小模块的第一输入端连接，所述第一视频缩小模块、第二视频缩小模块、第三视频缩小模块以及第四视频缩小模块，这四个视频缩小模块的输出端均与DDR2控制器的输入端连接；

所述DDR2控制器分别与第一DDR2芯片和第二DDR2芯片连接；

如图2所示，四个视频放大模块具体包括第一视频放大模块、第二视频放大模块、第三视频放大模块以及第四视频放大模块，所述DDR2控制器分别与第一视频放大模块的第一输入端、第二视频放大模块的第一输入端、第三视频放大模块的第一输入端以及第四视频放大模块的第一输入端连接，所述第一视频放大模块、第二视频放大模块、第三视频放大模块以及第四视频放大模块，这四个视频放大模块的输出端均与通道选择开关模块的第一输入端连接；

所述通道选择开关模块的输出端分别与第一视频层叠加模块的第一输入端、第二视频层叠加模块的第一输入端、第三视频层叠加模块的第一输入端以及第四视频层叠加模块的第一输入端连接，所述高清视频时序控制模块的输出端分别与第一视频层叠加模块的第二输入端、第二视频层叠加模块的第二输入端、第三视频层叠加模块的第二输入端以及第四视频层叠加模块的第二输入端连接；

所述第一视频层叠加模块的输出端与第二视频层叠加模块的第三输入端连接，所述第二视频层叠加模块的输出端与第三视频层叠加模块的第三输入端连接，所述第三视频层叠加模块的输出端与第四视频层叠加模块的第三输入端连接，所述第四视频层叠加模块的输出端与高清视频合成模块的输入端连接；

所述视频模式参数控制器的输出端分别与第一视频解码模块的输入端、第二视频解码模块的输入端、第三视频解码模块的输入端、第四视频解码模块的输入端、第一视频缩小模块的第二输入端、第二视频缩小模块的第二输入端、第三视频缩小模块的第二输入端、第四视频缩小模块的第二输入端、第一视频放大模块的第二输入端、第二视频放大模块的第二输入端、第三视频放大模块的第二输入端、第四视频放大模块的第二输入端以及通道选择开关模块的第二输入端连接。

而上述的模块的具体功能阐述如下所示。

视频解码模块，主要用于负责把各种视频格式的同步信号解析，以提取有效的视频信号。

视频缩小模块，主要用于采用双线性插值算法在视频模式参数控制器的控制下调整缩小参数，从而对输入的视频信号进行裁剪，以实现视频信号的缩小处理。

视频放大模块，主要用于采用双线性插值算法在视频模式参数控制器的控制下调整放大参数，从而对输入的视频信号进行裁剪，以实现视频信号的放大处理。

DDR2芯片，主要用于存储视频帧，在DDR2控制器的操作下分别对4路视频信号进行读写。

高清视频时序控制模块，主要用于对第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块进行视频时序控制，从而使视频层叠加模块生成的视频信号为所需的视频格式。

所述视频模式参数控制器包括：

第一控制模块，用于为视频解码模块提供视频格式参数，并且控制视频解码模块对采集到的视频信号进行解码，从而获得有效的视频像素；

第二控制模块，用于为视频缩小模块提供缩小参数以及为视频放大模块提供放大参数，并且控制视频缩小模块和视频放大模块对输入的视频信号进行缩小和放大的处理，具体地，所述第二控制模块是用于判断视频信号是否需要进行缩小和放大的处理，若需要，则为视频缩小模块提供缩小参数以及为视频放大模块提供放大参数，并且控制视频缩小模块和视频放大模块对输入的视频信号进行缩小和放大的处理，反之，则控制视频缩小模块和视频放大模块对输入的视频信号不做缩小和放大的处理；

第三控制模块，用于对通道选择开关模块进行控制，使通道选择开关模块根据先后顺序将四个视频放大模块输出的视频信号分别对应地输入至第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块，从而实现视频层叠加；

所述通道选择开关模块根据先后顺序将四个视频放大模块输出的视频信号分别对应地输入至第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块，从而实现视频层叠加，其具体为：

所述通道选择开关模块对四个视频放大模块输出的视频信号进行选取，所述通道选择开关模块将第一选取的视频信号作为第一输入前景输出至第一视频层叠加模块，所述第一视频层叠加模块的第一输入背景为预设的颜色层，所述预设的颜色层可为黑色或者任意颜色；

所述第一视频层叠加模块对第一输入背景和第一输入前景进行叠加，并将叠加后的视频信号作为第二输入背景输出至第二视频层叠加模块；所述通道选择开关模块将第二选取的视频信号作为第二输入前景输出至第二视频层叠加模块，所述第二视频层叠加模块对第二输入背景和第二输入前景进行叠加，并将叠加后的视频信号作为第三输入背景输出至第三视频层叠加模块；

所述通道选择开关模块将第三选取的视频信号作为第三输入前景输出至第三视频层叠加模块，所述第三视频层叠加模块对第三输入背景和第三输入前景进行叠加，并将叠加后的视频信号作为第四输入背景输出至第四视频层叠加模块；

所述通道选择开关模块将第四选取的视频信号作为第四输入前景输出至第四视频层叠加模块，所述第四视频层叠加模块对第四输入背景和第四输入前景进行叠加，并且将叠加后的视频信号发送至视频合成模块。

通道选择开关模块和4个视频层叠加模块一起实现视频的叠加，也就是PIP/POP实现的核心部分，经过缩放的4路视频信号在高清视频时序控制模块的控制下经过4层叠加后组合成一路全高清视频信号输出。

PIP/POP实现的原理：假设前景为front_ground，背景为back_ground，显示输出为display_ground，那么有display_ground = front_ground * alpha + back_ground * alpha_n，其中alpha + alpha_n = 1，就是说display_ground是front_ground和back_ground各乘一个系数相加得到的，若alpha = 0，alpha_n = 1则输出为背景；同理，若alpha = 1，alpha_n = 0则输出为前景；若alpha = alpha_n = 0.5则输出为两幅图像半透明叠加，即调整alpha和alpha_n的值，可以实现其叠加时的透明度。

根据上述本发明的电路，其具体的工作原理如下：

4路高清视频信号分别同时输入到4个视频解码模块（第一视频解码模块、第二视频解码模块、第三视频解码模块及第四视频解码模块），视频模式参数控制器分别为四个视频解码模块提供视频格式参数，四个视频解码模块在视频模式参数控制器的控制下，从而对四路视频信号进行解码，从而提取获得有效的视频像素；

经过四个视频解码模块进行解码处理后的四路视频信号，分别对应输入到四个视频缩小模块（第一视频缩小模块、第二视频缩小模块、第三视频缩小模块及第四视频缩小模块），然后判断输入的视频信号，若其最终要输出的视频格式大于等于原始的视频格式，则不做视频缩小处理，若最终要输出的视频格式小于原始的视频格式，则进行视频缩小，以减少存储到DDR2芯片的数据；接着，将经过四个视频缩小模块的4路视频信号输入到DDR2控制器中进行读写；

四个视频放大模块（第一视频放大模块、第二视频放大模块、第三视频放大模块及第四视频放大模块）分别读取从DDR2控制器中输出的视频信号，接着，判断输入的视频信号，若最终要输出的视频格式大于等于原始的视频格式，则做视频放大处理，若最终要输出的视频格式小于原始的视频格式，则不进行视频放大；

视频模式参数控制器的第三控制模块根据视频最终需要合成的效果来控制通道选择开关模块，使通道选择开关模块根据先后顺序将四个视频放大模块输出的视频信号分别对应输出到四个视频层叠加模块（第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块），从而实现视频层叠加，其中，按如下顺序进行叠加：

第一视频层叠加模块的第一输入背景为预设颜色层，该颜色可设置为黑色或任意颜色，而第一视频层叠加模块的第一输入背景为通道选择开关模块第一选取的视频信号，所述第一视频层叠加模块将第一输入背景和第一输入前景进行叠加，并将叠加后的视频信号作为第二输入背景输出至第二视频层叠加模块；

所述通道选择开关模块将第二选取的视频信号作为第二输入前景输出至第二视频层叠加模块，所述第二视频层叠加模块对第二输入背景和第二输入前景进行叠加，并将叠加后的视频信号作为第三输入背景输出至第三视频层叠加模块；

所述通道选择开关模块将第三选取的视频信号作为第三输入前景输出至第三视频层叠加模块，所述第三视频层叠加模块对第三输入背景和第三输入前景进行叠加，并将叠加后的视频信号作为第四输入背景输出至第四视频层叠加模块；

所述通道选择开关模块将第四选取的视频信号作为第四输入前景输出至第四视频层叠加模块，所述第四视频层叠加模块对第四输入背景和第四输入前景进行叠加，并且将叠加后的视频信号发送至视频合成模块。

由上述可得，相较于传统基于DSP或CPU处理器来实现的画中画和画外画视频处理电路，本发明的电路采用FPGA芯片来实现，由于FPGA芯片具有并行处理架构的优点，因此本发明的电路可同时对4路全高清视频信号进行并行采集和处理，从而满足现今对多路高清视频信号同时进行采集处理的需求。而且本发明的电路还具有系统架构简单、易于设计实现、系统稳定、低成本等优点。

以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。