解码方法、解码电路、存储器存储装置与控制电路单元

摘要

本发明提供一种解码方法、解码电路、存储器存储装置与控制电路单元。此解码方法包括：读取每一个存储单元的数据比特；对数据比特执行奇偶检查程序以产生多个校验子；在低密度奇偶检查码的迭代解码中，根据校验子取得每一个数据比特的可靠度信息，并且根据可靠度信息决定所述数据比特中一错误比特的索引；判断错误比特的索引与校验子是否符合奇偶条件；以及若错误比特的索引与校验子符合奇偶条件，停止迭代解码并输出错误比特的索引。藉此，可以减少解码所造成的延时。

说明书

技术领域

本发明是有关于一种解码方法，且特别是有关于一种低密度奇耦检查码 的解码方法、解码电路、存储器存储装置与控制电路单元。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消 费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块（例 如，闪速存储器）具有数据非易失性、省电、体积小，以及无机械结构等特 性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

一般来说，存储在可复写式非易失性存储器模块的数据都会加上一些错 误更正码。以往错误更正码多使用代数解码算法，如（BCH code），但其仅 具较有限更正能力。而目前发展中的机率解码算法，如低密度奇偶检查码(low density parity code，简称：LDPC)，因其具有更佳的更正能力，则逐渐成熟。 然而，在进行低密度奇偶检查码的解码时，需要输入整个码字，并且解码的 结果会是整个码字。在一些实作上输入与输出整个码字会增加解码所造成的 延时并增加缓冲存储器的频宽需求。因此，如何减少低密度奇偶检查码的解 码延时，为此领域技术人员所关心的议题。

发明内容

本发明提供一种解码方法、解码电路、存储器存储装置与控制电路单元， 可以减少解码的延时。

本发明一实施例提供一种低密度奇偶检查码的解码方法，用于可复写式 非易失性存储器模块。此可复写式非易失性存储器模块包括多个第一存储单 元。此解码方法包括：读取每一个第一存储单元的数据比特；对数据比特执 行奇偶检查程序以产生多个校验子；在低密度奇偶检查码的迭代解码中，根 据校验子取得每一个数据比特的可靠度信息，并且根据可靠度信息决定所述 数据比特中一错误比特的索引；判断错误比特的索引与校验子是否符合奇偶 条件；以及若错误比特的索引与校验子符合奇偶条件，停止迭代解码并根据 错误比特的索引来更正数据比特。

在本发明一实施例中，上述的奇偶检查程序是根据一奇偶检查矩阵所执 行。数据比特与校验子之间的对应关系是根据此奇偶检查矩阵所产生。每一 个数据比特根据奇偶检查矩阵对应至多个变数至限制可靠度信息；每一个校 验子根据奇偶检查矩阵对应至多个限制至变数可靠度信息。上述根据校验子 取得每一个数据比特的可靠度信息的步骤包括：根据变数至限制可靠度信息 与校验子更新每一个校验子对应的限制至变数可靠度信息，其中在迭代解码 中的首次迭代中，每一个数据比特对应的变数至限制可靠度信息是相同于通 道可靠度信息；根据限制至变数可靠度信息来更新每一个数据比特对应的变 数至限制可靠度信息；以及根据限制至变数可靠度信息与通道可靠度信息来 计算每一个数据比特的可靠度信息。

在本发明一实施例中，上述的通道可靠度信息的数目等于1。解码方法 还包括：根据一读取电压读取每一个第一存储单元的验证比特；根据验证比 特取得每一个第一存储单元的一对数可能性比值；以及计算第一存储单元的 对数可能性比值的平均值以作为通道可靠度信息。

在本发明一实施例中，上述的通道可靠度信息的数目大于1。解码方法 还包括：根据多个读取电压读取每一个第一存储单元的多个验证比特；以及 根据每一个存储单元的验证比特，取得每一个存储单元的一对数可能性比值 以作为通道可靠度信息。

在本发明一实施例中，上述根据限制至变数可靠度信息与通道可靠度信 息来计算每一个数据比特的可靠度信息的步骤包括：将每一个数据比特对应 的限制至变数可靠度信息与通道可靠度信息的其中之一相加以取得每一个数 据比特的可靠度信息。上述根据可靠度信息决定数据比特中错误比特的索引 的步骤包括：判断每一个数据比特的可靠度信息是否符合一临界值以决定错 误比特并取得一错误索引向量。上述判断错误比特的索引与校验子是否符合 奇偶条件的步骤包括：对奇偶检查矩阵与错误索引向量做模2乘法以取得一 个第一向量；判断第一向量是否相同校验子所形成的向量；以及若第一向量 相同于校验子所形成的向量，判断符合奇偶条件。

在本发明一实施例中，上述产生限制至变数可靠度信息的步骤是根据方 程式(1)～(4)所执行。

α_ji=sign(L_j→i)...(3)

β_ji=|L_j→i|...(4)

L_i→j为从第i个校验子对应至第j个数据比特的限制至变数可靠度信息。 Si为第i个校验子。N(i)为对应至第i个校验子的数据比特。{j}为第j个数据 比特所形成的集合。L_j→i为从第j个数据比特对应至第i个校验子的变数至限 制可靠度信息。i与j为正整数。

在本发明一实施例中，上述产生限制至变数可靠度信息的步骤是根据方 程式(5)～(7)所执行：

$L_{i\to j}=(-2S_i+1)\times \underset{j\prime \in N\left(i\right)-\left\{j\right\}}{\Pi }{\alpha }_{j\prime i}\times \underset{j\prime \in N\left(i\right)-\left\{j\right\}}{\min }{\beta }_{j\prime i}...\left(5\right)$

α_ji=sign(L_j→i)...(6)

β_ji=|L_j→i|...(7)

在本发明一实施例中，上述的奇偶检查程序是根据一奇偶检查矩阵所执 行，并且上述根据校验子取得每一个数据比特的可靠度信息的步骤包括；将 校验子所形成的向量与奇偶检查矩阵相乘以取得一个第一向量，其中第一向 量包括数据比特的可靠度信息。上述根据可靠度信息决定数据比特中错误比 特的索引的步骤包括：根据第一向量中数值最大的元素来决定错误比特的索 引。上述判断错误比特的索引与校验子是否符合奇偶条件的步骤包括：根据 错误比特的索引从奇偶检查矩阵选择一错误更正行；根据错误更正行来更新 校验子；以及若更新后校验子所形成的向量为零向量，判断符合奇偶条件。

在本发明一实施例中，上述的解码方法还包括：将数据比特改变为依序 排列的数据比特，其中上述更正数据比特的步骤是执行于依序排列的数据比 特；将更正后的数据比特传送给一主机系统。

本发明一实施例提供一种存储器存储装置，包括连接接口单元、上述的 可复写式非易失性存储器模块、以及存储器控制电路单元。连接接口单元是 用以电性连接至一主机系统。存储器控制电路单元是电性连接至连接接口单 元与可复写式非易失性存储器模块，用以执行多个步骤：读取每一个第一存 储单元的数据比特；对数据比特执行奇偶检查程序以产生多个校验子；在低 密度奇偶检查码的迭代解码中，根据校验子取得每一个数据比特的可靠度信 息，并且根据可靠度信息决定数据比特中错误比特的索引；判断错误比特的 索引与校验子是否符合一奇偶条件；以及若错误比特的索引与校验子符合奇 偶条件，停止迭代解码并根据错误比特的索引来更正数据比特。

在本发明一实施例中，上述的存储器控制电路单元还用以将数据比特改 变为依序排列的数据比特，并且将依序排列的数据比特存储在一缓冲存储器 中。上述更正数据比特的操作是执行于依序排列的数据比特，并且存储器控 制电路单元用以将更正后的数据比特传送给主机系统。

在本发明一实施例中，上述的更正后的数据比特是先暂存在缓冲存储器， 才传送给主机系统。

本发明一实施例提供一种存储器控制电路单元，用于控制上述的可复写 式非易失性存储器模块。存储器控制电路单元包括：主机接口、存储器接口、 存储器管理电路、以及错误检查与校正电路。主机接口是用以电性连接至主 机系统。存储器接口是用以电性连接至可复写式非易失性存储器模块。存储 器管理电路是电性连接至主机接口与存储器接口，用以读取每一个第一存储 单元的数据比特。错误检查与校正电路用以执行多个步骤：对数据比特执行 奇偶检查程序以产生多个校验子；在低密度奇偶检查码的迭代解码中，根据 校验子取得每一个数据比特的可靠度信息，并且根据可靠度信息决定数据比 特中一错误比特的索引；判断错误比特的索引与校验子是否符合一奇偶条件； 以及若错误比特的索引与校验子符合奇偶条件，停止迭代解码并根据错误比 特的索引来更正数据比特。

在本发明一实施例中，上述的错误检查与校正电路包括检查电路与错误 比特索引产生电路。所述执行奇偶检查程序以产生校验子的步骤是由检查电 路根据一奇偶检查矩阵所执行。所述根据校验子取得每一个数据比特的可靠 度信息的步骤是由错误比特索引产生电路所执行。

在本发明一实施例中，上述的存储器控制电路单元还包括反转换电路、 缓冲存储器与更正电路。反转换电路用以将数据比特改变为依序排列的数据 比特，并且将依序排列的数据比特存储在缓冲存储器中。上述更正电路更正 数据比特的操作是执行于依序排列的数据比特。存储器管理电路将更正后的 数据比特传送给主机系统。

本发明一实施例提供一种低密度奇偶检查码解码电路，用于上述的可复 写式非易失性存储器模块。此低密度奇偶检查码解码电路包含检查电路、错 误比特索引产生电路与更正电路。检查电路是用以接收所述的数据比特，并 对这些数据比特执行奇偶检查程序以产生多个校验子。错误比特索引产生电 路是电性连接至检查电路，用以利用校验子取得每一个数据比特的可靠度信 息，并且根据可靠度信息决定数据比特中至少一个错误比特的索引。更正电 路是电性连接至错误比特索引产生电路，用以利用错误比特的索引来更正这 些数据比特。

基于上述，本发明实施例提供的解码方法、解码电路、存储器存储装置 与控制电路单元，是根据校验子来执行迭代解码，并且迭代解码的输出是错 误比特的索引。藉此，可以减少解码的延时。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合 所示附图作详细说明如下。

附图说明

图1是根据本发明一实施例提供的主机系统与存储器存储装置的示意 图；

图2是根据本发明一实施例提供的电脑、输入/输出装置与存储器存储装 置的示意图；

图3是根据本发明另一实施例提供的主机系统与存储器存储装置的示意 图；

图4是图1所示的存储器存储装置的结构示意图；

图5是根据本发明一实施例提供的可复写式非易失性存储器模块的结构 示意图；

图6是根据本发明一实施例提供的存储单元阵列的示意图；

图7是根据本发明一实施例提供的存储在存储单元阵列中的写入数据所 对应的栅级电压的统计分配图；

图8是根据本发明一实施例提供的从存储单元中读取数据的示意图；

图9是根据本发明另一实施例提供的从存储单元中读取数据的示意图；

图10是根据本发明实施例提供的管理可复写式非易失性存储器模块的 示意图；

图11是根据本发明一实施例提供的存储器控制电路单元的结构示意图；

图12是根据本发明第一实施例提供的存储器控制电路单元的运作示意 图；

图13是根据本发明一实施例提供的读取验证比特的示意图；

图14是根据本发明一实施例提供的迭代解码的示意图；

图15是根据本发明第六实施例提供的存储器控制电路单元的运作示意 图；

图16是根据本发明一实施例提供的解码方法的流程图；

图17是根据本发明一实施例提供的低密度奇偶检查码解码电路的示意 图。

附图标记说明：

1000：主机系统；

1100：电脑；

1102：微处理器；

1104：随机存取存储器；

1106：输入/输出装置；

1108：系统总线；

1110：数据传输接口；

1202：鼠标；

1204：键盘；

1206：显示器；

1208：打印机；

1212：U盘；

1214：存储卡；

1216：固态硬盘；

1310：数码相机；

1312：SD卡；

1314：MMC卡；

1316：存储棒；

1318：CF卡；

1320：嵌入式存储装置；

100：存储器存储装置；

102：连接接口单元；

104：存储器控制电路单元；

106：可复写式非易失性存储器模块；

2202：存储单元阵列；

2204：字符线控制电路；

2206：比特线控制电路；

2208：行解码器；

2210：数据输入/输出缓冲器；

2212：控制电路；

702：存储单元；

704：比特线；

706：字符线；

708：源极线；

712：选择栅漏极晶体管；

714：选择栅源极晶体管；

VA、VB、VC、VD、VE、VF、VG、V1～V5-：读取电压；

400(0)～400(N)：实体擦除单元；

202：存储器管理电路；

204：主机接口；

206：存储器接口；

208：错误检查与校正电路；

210：缓冲存储器；

212：电源管理电路；

1220：转换电路；

1222：编码电路；

1224：检查电路；

1226：错误比特索引产生电路；

1228：反转换电路；

1230：更正电路；

1510、1520：存储状态；

1501～1506：区间；

b1～b5：验证比特；

1332(1)～1332(m)：限制节点；

1334(1)～1334(n)：变数节点；

1330：图；

L_i→j：限制至变数可靠度信息；

L_j→i：变数至限制可靠度信息；

L1～Ln：通道可靠度信息；

S1601～S1605：步骤；

1700：低密度奇偶检查码解码电路。

具体实施方式

[第一实施例]

一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失 性存储器模块与控制器(也称，控制电路)。通常存储器存储装置是与主机系统 一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装 置中读取数据。

图1是根据本发明一实施例提供的主机系统与存储器存储装置的示意 图。图2是根据本发明一实施例提供的电脑、输入/输出装置与存储器存储装 置的示意图。

请参照图1，主机系统1000一般包括电脑1100与输入/输出(input/output, 简称：I/O)装置1106。电脑1100包括微处理器1102、随机存取存储器(random  access memory,简称：RAM)1104、系统总线1108与数据传输接口1110。输 入/输出装置1106包括如图2的鼠标1202、键盘1204、显示器1206与打印 机1208。必须了解的是，图2所示的装置并不限制输入/输出装置1106，输 入/输出装置1106还可包括其他装置。

在本发明实施例中，存储器存储装置100是通过数据传输接口1110与主 机系统1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104 与输入/输出装置1106的操作可将数据写入至存储器存储装置100或从存储 器存储装置100中读取数据。例如，存储器存储装置100可以是如图2所示 的U盘1212、存储卡1214或固态硬盘(Solid State Drive,简称：SSD)1216等 的可复写式非易失性存储器存储装置。

图3是根据本发明另一实施例提供的主机系统与存储器存储装置的示意 图。

一般而言，主机系统1000为可实质地与存储器存储装置100配合以存储 数据的任意系统。虽然在本发明实施例中，主机系统1000是以电脑系统来作 说明，然而，在本发明另一实施例中主机系统1000可以是数码相机、摄像机、 通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数码相机(摄 影机)1310时，可复写式非易失性存储器存储装置则为其所使用的安全数码 (Secure Digital，简称：SD卡)1312、多媒体存储卡(Multi Media Card，简称： MMC卡)1314、存储棒(memory stick，简称：MS)1316、小型闪存(Compact  Flash，简称：CF)卡1318或嵌入式存储装置1320(如图3所示)。嵌入式存储 装置1320包括嵌入式多媒体卡(Embedded MMC,简称：eMMC)。值得一提 的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。

图4是图1所示的存储器存储装置的结构示意图。

请参照图4，存储器存储装置100包括连接接口单元102、存储器控制电 路单元104与可复写式非易失性存储器模块106。

在本发明实施例中，连接接口单元102是相容于串行高级技术附件(Serial Advanced Technology Attachment,简称：SATA)标准。然而，必须了解的是， 本发明不限于此，连接接口单元102也可以是符合并行高级技术附件(Parallel  Advanced Technology Attachment,简称：PATA)标准、电气和电子工程师协会 (Institute of Electrical and Electronic Engineers,简称：IEEE)1394标准、高速 外围组件互连接口(Peripheral Component Interconnect Express,简称：PCI  Express)标准、通用串行总线(Universal Serial Bus,简称：USB)标准、SD接 口标准、超高速一代(Ultra High Speed-I，简称：UHS-I)接口标准、超高速二 代(Ultra High Speed-II，简称：UHS-II)接口标准、MS接口标准、MMC接口 标准、eMMC接口标准、通用闪速存储器(Universal Flash Storage，简称： UFS)接口标准、CF接口标准、电子集成驱动器接口(Integrated Device  Electronics,简称：IDE)标准或其他适合的标准。连接接口单元102可与存 储器控制电路单元104封装在一个芯片中，或者连接接口单元102是布设在 一包含存储器控制电路单元104的芯片外。

存储器控制电路单元104用以执行以硬件型式或固件型式实作的多个逻 辑门或控制指令，并且根据主机系统1000的指令在可复写式非易失性存储器 模块106中进行数据的写入、读取与擦除等运作。

可复写式非易失性存储器模块106是电性连接至存储器控制电路单元 104，并且用以存储主机系统1000所写入的数据。可复写式非易失性存储器 模块106可以是单层存储单元(Single Level Cell,简称：SLC)NAND型闪速存 储器模块、多层存储单元(Multi Level Cell,简称：MLC)NAND型闪速存储器 模块(即，一个存储单元中可存储2个比特数据的闪速存储器模块)、三层存储 单元（Trinary Level Cell，简称：TLC）NAND型闪速存储器模块(即，一个 存储单元中可存储3个比特数据的闪速存储器模块)、其他闪速存储器模块或 其他具有相同特性的存储器模块。

图5是根据本发明一实施例提供的可复写式非易失性存储器模块的结构 示意图。图6是根据本发明一实施例提供的存储单元阵列的示意图。

请参照图5，可复写式非易失性存储器模块106包括存储单元阵列2202、 字符线控制电路2204、比特线控制电路2206、行解码器(column decoder)2208、 数据输入/输出缓冲器2210与控制电路2212。

存储单元阵列2202包括用以存储数据的多个存储单元702、多个选择栅 漏极(select gate drain,简称：SGD)晶体管712与多个选择栅源极(select gate  source,简称：SGS)晶体管714、以及连接此些存储单元的多条比特线704、 多条字符线706、与共用源极线708(如图6所示)。存储单元702是以阵列方 式(或立体堆叠的方式)配置在比特线704与字符线706的交叉点上。当从存储 器控制电路单元104接收到写入指令或读取指令时，控制电路2212会控制字 符线控制电路2204、比特线控制电路2206、行解码器2208、数据输入/输出 缓冲器2210来写入数据至存储单元阵列2202或从存储单元阵列2202中读取 数据，其中字符线控制电路2204用以控制施予至字符线706的电压，比特线 控制电路2206用以控制施予至比特线704的电压，行解码器2208依据指令 中的列地址以选择对应的比特线，并且数据输入/输出缓冲器2210用以暂存 数据。

可复写式非易失性存储器模块106中的存储单元是以临界电压的改变来 存储多比特(bits)。具体来说，每一个存储单元的控制栅级（control gate）与 通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅级，可以改变电 荷捕捉层的电子量，因而改变了存储单元的临界电压。此改变临界电压的程 序也称为”把数据写入至存储单元”或”程序化存储单元”。随着临界电压 的改变，存储单元阵列2202的每一存储单元具有多个存储状态。并且通过读 取电压可以判断存储单元是属于哪一个存储状态，藉此取得存储单元所存储 的比特。

图7是根据本发明一实施例提供的存储在存储单元阵列中的写入数据所 对应的栅级电压的统计分配图。

请参照图7，以MLC NAND型闪速存储器为例，随着不同的临界电压， 每一存储单元具有4种存储状态，并且此些存储状态分别地代表"11"、"10"、 "00"与"01"等比特。换言之，每一个存储状态包括最低有效比特（Least Significant Bit，简称：LSB）以及最高有效比特（Most Significant Bit，简称： MSB）。在本发明实施例中，存储状态（即，"11"、"10"、"00"与"01"）中从 左侧算起的第1个比特为LSB，而从左侧算起的第2个比特为MSB。因此， 在本发明实施例中，每一存储单元可存储2个比特。必须了解的是，图7所 示的临界电压及其存储状态的对应仅为一个实施例。在本发明另一实施例中， 临界电压与存储状态的对应也可是随着临界电压越大而以"11"、"10"、"01"与 "00"排列，或是其他排列。此外，在本发明另一实施例中，也可定义从左侧 算起的第1个比特为MSB，而从左侧算起的第2个比特为LSB。

图8是根据本发明一实施例提供的从存储单元中读取数据的示意图，其 是以MLC NAND型闪速存储器为例。

请参照图8，存储单元阵列2202的存储单元的读取操作是通过施予读取 电压于控制栅级，通过存储单元通道的导通状态，来识别存储单元存储的数据。 验证比特(VA)是用以指示施予读取电压VA时存储单元通道是否为导通；验证 比特(VC)是用以指示施予读取电压VC时，存储单元通道是否为导通；验证比 特(VB)是用以指示施予读取电压VB时，存储单元通道是否为导通。在此假设 验证比特是”1”时表示对应的存储单元通道导通，而验证比特是”0”时表示 对应的存储单元通道没有导通。如图8所示，通过验证比特(VA)～(VC)可以判 断存储单元是处于哪一个存储状态，进而取得所存储的比特。

图9是根据本发明另一实施例提供的从存储单元中读取数据的示意图。

请参照图9，以TLC NAND型闪速存储器为例，每一个存储状态包括左 侧算起的第1个比特的最低有效比特LSB、从左侧算起的第2个比特的中间 有效比特(Center Significant Bit，简称：CSB)以及从左侧算起的第3个比特的 最高有效比特MSB。在本实施例中，依照不同的临界电压，存储单元具有8 种存储状态(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"与"011")。 通过施加读取电压VA～VG于控制栅级，可以识别存储单元所存储的比特。

图10是根据本发明实施例提供的管理可复写式非易失性存储器模块的 示意图。

请参照图10，可复写式非易失性存储器模块106的存储单元702会构成 多个实体程序化单元，并且此些实体程序化单元会构成多个实体擦除单元 400(0)～400(N)。具体来说，同一个字符线上的存储单元会组成一或多个实体 程式化单元。若每一个存储单元可存储2个以上的比特，则同一个字符线上 的实体程序化单元可被分类为下实体程序化单元与上实体程序化单元。例如， 每一存储单元的LSB是属于下实体程序化单元，并且每一存储单元的MSB 是属于上实体程序化单元。一般来说，下实体程序化单元的写入速度会大于 上实体程序化单元的写入速度。在此实施例中，实体程序化单元为程序化的 最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化 单元为实体页面或是实体扇(sector)。若实体程序化单元为实体页面，则每一 个实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个 实体扇，用以存储使用者的数据，而冗余比特区用以存储系统的数据（例如， 错误更正码）。在本发明实施例中，每一个数据比特区包含32个实体扇，且 一个实体扇的大小为512字节(byte,简称：B)。然而，在本发明其他实施例 中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，本发明 并不限制实体扇的大小以及个数。另一方面，实体擦除单元为擦除的最小单 位。也即，每一实体擦除单元含有最小数目之一并被擦除的存储单元。例如， 实体擦除单元为实体区块。

图11是根据本发明一实施例提供的存储器控制电路单元的结构示意图。 必须了解的是，图11所示的存储器控制电路单元的结构仅为一实施例，本发 明不以此为限。

请参照图11，存储器控制电路单元104包括存储器管理电路202、主机 接口204、存储器接口206与错误检查与校正电路208。

存储器管理电路202用以控制存储器控制电路单元104的整体运作。具 体来说，存储器管理电路202具有多个控制指令，并且在存储器存储装置100 运作时，此些控制指令会被执行以进行数据的写入、读取与擦除等运作。以 下说明存储器管理电路202的操作时，等同于说明存储器控制电路单元104 的操作，以下并不再赘述。

在本发明实施例中，存储器管理电路202的控制指令是以固件型式来实 作。例如，存储器管理电路202具有微处理器单元(未示出)与只读存储器(未 示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置100 运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与 擦除等运作。

在本发明另一实施例中，存储器管理电路202的控制指令也可以程序码 型式存储于可复写式非易失性存储器模块106的特定区域(例如，存储器模块 中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理 器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是， 此只读存储器具有驱动码，并且当存储器控制电路单元104被致能时，微处 理器单元会先执行此驱动码段来将存储于可复写式非易失性存储器模块106 中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处 理器单元会运转此些控制指令以进行数据的写入、读取与擦除等运作。

此外，在本发明另一实施例中，存储器管理电路202的控制指令也可以 一硬件型式来实作。例如，存储器管理电路202包括微控制器、存储单元管 理电路、存储器写入电路、存储器读取电路、存储器擦除电路与数据处理电 路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器擦除电 路与数据处理电路是电性连接至微控制器。其中，存储单元管理电路用以管 理可复写式非易失性存储器模块106的实体区块；存储器写入电路用以对可 复写式非易失性存储器模块106下达写入指令以将数据写入至可复写式非易 失性存储器模块106中；存储器读取电路用以对可复写式非易失性存储器模 块106下达读取指令以从可复写式非易失性存储器模块106中读取数据；存 储器擦除电路用以对可复写式非易失性存储器模块106下达擦除指令以将数 据从可复写式非易失性存储器模块106中擦除；而数据处理电路用以处理欲 写入至可复写式非易失性存储器模块106的数据以及从可复写式非易失性存 储器模块106中读取的数据。

主机接口204是电性连接至存储器管理电路202并且用以接收与识别主 机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令 与数据会通过主机接口204来传送至存储器管理电路202。在本发明实施例 中，主机接口204是相容于SATA标准。然而，必须了解的是本发明不限于 此，主机接口204也可以是相容于PATA标准、IEEE1394标准、PCI Express 标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标 准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口206是电性连接至存储器管理电路202并且用以存取可复写 式非易失性存储器模块106。也就是说，欲写入至可复写式非易失性存储器 模块106的数据会经由存储器接口206转换为可复写式非易失性存储器模块 106所能接受的格式。

错误检查与校正电路208是电性连接至存储器管理电路202并且用以执 行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路 202从主机系统1000中接收到写入指令时，错误检查与校正电路208会为对 应此写入指令的数据产生对应的错误更正码(error correcting code,简称：ECC code)或错误检查码(error detecting code，简称：EDC)，并且存储器管理电路 202会将对应此写入指令的数据与对应的错误更正码或错误检查码写入至可 复写式非易失性存储器模块106中。之后，当存储器管理电路202从可复写 式非易失性存储器模块106中读取数据时会同时读取此数据对应的错误更正 码或错误检查码，并且错误检查与校正电路208会依据此错误更正码或错误 检查码对所读取的数据执行错误检查与校正程序。在本发明实施例中，错误 检查与校正电路208所使用的是低密度奇偶检查校正码(low density parity  code，简称：LDPC)。

在本发明一实施例中，存储器控制电路单元104还包括缓冲存储器210 与电源管理电路212。缓冲存储器210是电性连接至存储器管理电路202并 且用以暂存来自于主机系统1000的数据与指令或来自于可复写式非易失性 存储器模块106的数据。电源管理电路212是电性连接至存储器管理电路202 并且用以控制存储器存储装置100的电源。

图12是根据本发明第一实施例提供的存储器控制电路单元的运作示意 图。值得注意的是，图12中并没有示出存储器控制电路单元104中所有的电 路。并且，图12中示出的三个缓冲存储器210彼此可是相同的，图12是要 说明在什么阶段数据会先被暂存在缓冲存储器210当中。此外，在本发明实 施例中，错误检查与校正电路208还包括了编码电路1222、检查电路1224 与错误比特索引产生电路1226。

请参照图12，从主机系统1000来的数据会经过主机接口204传送到缓 冲存储器210中，并且会传送给转换电路1220。转换电路1220会依照一算 法来重新排列所接收到的比特。例如，转换电路1220会将依序排列的比特改 变为随机排列的比特。接着，编码电路1222会接收到这些重新排列后的比特， 并且产生对应的错误更正码。这些重新排列后的比特与产生的错误更正码会 先存储在缓冲存储器210中，接着存储器管理电路202会将这些比特与错误 更正码通过存储器接口206写入至可复写式非易失性存储器模块106中。

当主机系统1000下达一个读取指令给存储器控制电路单元104以后，存 储器管理电路202会从可复写式非易失性存储器模块106中多的第一存储单 元读取多个数据比特。这些数据比特对应至同一个码字(codeword)。这些第一 存储单元可以是属于相同的实体程序化单元或是不同的实体程序化单元，并 且存储器管理电路202可以从每一个第一存储单元中读取一或多个数据比 特，本发明并不在此限。所读取的数据比特会传送给检查电路1224，而检查 电路1224会对这些数据比特执行一个奇偶检查程序以产生多个校验子 (check)。一般来说，校验子的个数会小于数据比特的个数。这些校验子会传 送给错误比特索引产生电路1226以执行低密度奇偶检查码的迭代解码 (iterative decoding)。在迭代解码中，错误比特索引产生电路1226会根据这些 校验子来取得每一个数据比特的可靠度信息(reliability)，并且根据这些可靠度 信息来计算这些数据比特中至少一个错误比特的索引。错误比特索引产生电 路1226还会判断这些错误比特的索引与校验子是否符合一个奇偶条件。若符 合奇偶条件，则错误比特索引产生电路1226会停止迭代解码并且输出错误比 特的索引。或者，若迭代解码的迭代次数已经超过一个预设迭代次数，则错 误比特索引产生电路1226也会停止迭代解码。

另一方面，从可复写式非易失性存储器模块106中所读取的数据比特会 被传送至反转换电路1228。反转换电路1228会依照一算法来重新排列这些 数据比特，例如将随机排列的数据比特改变为依序排列的数据比特。这些重 新排列后的数据比特会先暂存在缓冲存储器210中。更正电路1230会根据错 误比特的索引来更正重新排列后的数据比特。例如，更正电路1230包括一个 互斥或(exclusive or，简称：XOR)门，用以对错误比特与比特”1”执行互斥 或运算，藉此更正(翻转)错误比特。或者，更正电路1230也可以根据错误比 特的索引来产生一个更正向量，此更正向量包括了与数据比特一样多的比特。 更正电路1230会将此更正向量中对应至错误比特的比特设定为"1"，并将其 余的比特设定为”0”。接着，更正电路1230会对此更正向量与数据比特所 形成的向量执行互斥或运算，藉此更正数据比特。本发明并不限制更正电路 1230如何更正数据比特。最后，更正后的数据比特会通过主机接口204被传 送给主机系统1000。

在本发明另一实施例中，转换电路1220与反转换电路1228也可以被省 略。因此，更正电路1230会直接根据错误比特的索引来更正从可复写式非易 失性存储器模块106中所读取的数据比特。

在图12中，特别的是错误比特索引产生电路1226是用校验子来执行迭 代解码，而不是码字中全部的数据比特，因此可以减少错误比特索引产生电 路1226接收数据的时间。另一方面，错误比特索引产生电路1226所产生的 是错误比特的索引，而不是码字，而输出索引所需要的时间会小于输出码字 所需要的时间。以下将再举多个实施例来说明采用不同算法时迭代解码的运 算过程。然而，不管采用何种算法，相同的是用校验子来更新一个数据比特 的可靠度信息，并且是用可靠度信息来取得错误比特的索引。

[第二实施例]

在本发明第二实施例中，存储器管理电路202从可复写式非易失性存储 器模块106读取数据比特时，是用多个读取电压来取得每一个第一存储单元 的多个验证比特，其中一个读取电压是对应至一个验证比特。这些验证比特 可以用来决定数据比特，也可以用来取得一个通道可靠度信息。在每一个存 储单元有多个验证比特的情况下所进行的迭代解码被称为软比特模式(soft bit  mode)解码。

图13是根据本发明一实施例提供的读取验证比特的示意图。请参照图 13，在此假设属于存储状态1510的存储单元所存储的是比特”1”，而属于 存储状态1520的存储单元所存储的是比特”0”。存储状态1510与存储状态 1520有部分的重叠，也即在某些读取电压，部分属于存储状态1510的存储 单元会被判别为存储状态1520，而部分属于存储状态1520的存储单元会被 判别为存储状态1510。当施加读取电压于存储单元的控制栅级以后，随着存 储单元通道是否导通，存储器管理电路202所取得的验证比特会是”0”或 是”1”。在此假设若存储单元通道没有导通时则对应的验证比特是”0”， 反之则是”1”。在本发明实施例中，存储器管理电路202会施加读取电压 V1～V5至存储单元以取得5个验证比特。具体来说，读取电压V1是对应到 验证比特b1；读取电压V2是对应到验证比特b2；读取电压V3是对应到验 证比特b3；读取电压V4是对应到验证比特b4；读取电压V5是对应到验证 比特b5。若一个存储单元的临界电压是在区间1501，则从验证比特b1至验 证比特b5，存储器管理电路202所取得的验证比特会是”11111”；若存储单 元的临界电压是在区间1502，则验证比特会是”00111”；若存储单元的临界 电压是在区间1503，则验证比特会是”00011”；若存储单元的临界电压是 在区间1504，则验证比特会是”00001”；若存储单元的临界电压是在区间 1505，则验证比特会是”00000”。

在本发明实施例中，读取电压V1～V5的其中之一会被设定为正负号(sign) 读取电压。此正负号读取电压是用来决定数据比特为何。例如，若读取电压 V3为正负号读取电压，则数据比特会相同于验证比特b3-；若读取电压V2 为正负号读取电压，则数据比特会相同于验证比特b2。在每一个区间中，可 以事先计算出存储单元属于存储状态1510的机率与属于存储状态1520的机 率。根据这两个机率可以计算出对数可能性比值（Log Likelihood Ratio，简称： LLR），而在本发明实施例中此对数可能性比值也被称为存储单元的通道可靠 度信息。在本发明一实施例中，各个区间所对应的对数可能性比值可以事先 被计算出来并且存储在一个查找表中。存储器管理电路202可以将验证比特 b1～b5输入此查找表中，藉此取得对应的对数可能性比值以作为通道可靠度 信息。也即，每一个数据比特都会对应至一个通道可靠度信息。这些通道可 靠度信息可以用来在迭代解码中计算每一个数据比特的可靠度信息。

在取得第一存储单元的数据比特与通道可靠度信息以后，检查电路1224 会根据一个奇偶检查矩阵来对这些数据比特执行奇偶检查程序以产生校验 子。具体来说，这些数据比特组成维度为1-乘-n的向量r，并且奇耦检查矩 阵表示为维度m-乘-n的矩阵H。其中m与n为正整数，表示n个数据比特中 包括了m个比特的错误更正码。检查电路1224会将矩阵H与向量r的转置 (transpose)相乘以取得校验向量，此过程可用以下方程式(1)表示。

$s=H{{\otimes }_r}^T...\left(1\right)$

其中表示模(module)2的矩阵相乘。校验向量s中每一个元素便是一个 校验子。接着，检查电路1224会将校验向量s与上述的通道可靠度信息传送 给错误比特索引产生电路1226以执行迭代解码。

图14是根据本发明一实施例提供的迭代解码的示意图。

请参照图14，一般来说，奇耦检查矩阵H可以表示为图(graph)1330，其 中包括限制节点1332(1)～1332(m)与变数节点1334(1)～1334(n)。每一个限制节 点1332(1)～1332(m)是对应到一个校验子，而每一个变数节点1334(1)～1334(n) 是对应一个数据比特。数据比特与校验子之间的对应关系(即，变数节点 1334(1)～1334(n)与限制节点1332(1)～1332(m)之间的连结关系)是根据奇偶检 查矩阵所产生。具体来说，若奇耦检查矩阵中第i列第j行的元素为1，则第 i个限制节点1332(i)便会连接到第j个变数节点1334(j)，其中i与j为正整数。 换句话说，每一个限制节点会连接到一或多个变数节点，而每一个变数节点 也会连接到一或多个限制节点。另一方面，每一个变数节点也会接收上述的 通道可靠度信息。例如，变数节点1334(1)会接收第1个第一存储单元的通道 可靠度信息L1，而变数节点1334(j)会接收第j个第一存储单元的通道可靠度 信息Lj。

在迭代解码中，可靠度信息会沿着这些图1330中的边(edge)来传送。例 如，限制节点1332(i)传送给变数节点1334(j)的是可靠度信息L_i→j，而变数节 点1334(j)传送给限制节点1332(i)是可靠度信息L_j→i。这些可靠度信息是用来 表示一个节点认为某一个数据比特被解码为1或是0的机率有多少。而变数 节点1334(1)～1334(n)与限制节点1332(1)～1332(m)会根据输入的可靠度信息 来计算输出的可靠度信息，其近似于计算一个数据比特被解码为1或是0的 条件机率。在此，从变数节点1334(1)～1334(n)传送到限制节点1332(1)～1332(m) 的可靠度信息被称为变数至限制可靠度信息，而从限制节点1332(1)～1332(m) 传送至变数节点1334(1)～1334(n)的可靠度信息被称为限制至变数可靠度信 息。换言之，每一个数据比特是根据奇偶检查矩阵对应至多个变数至限制可 靠度信息，而每一个校验子是根据奇偶检查矩阵对应至多个限制至变数可靠 度信息。由于变数节点1334(1)～1334(n)与限制节点1332(1)～1332(m)是用来描 述迭代解码，错误比特索引产生电路1226并不一定会建立如图1330的数据 结构，因此以下称可靠度信息L_i→j为从第i个校验子对应至第j个数据比特的 限制至变数可靠度信息，而称可靠度信息L_j→i为从第j个数据比特对应至第i 个校验子的变数至限制可靠度信息。

在本发明实施例中，错误比特索引产生电路1226会根据变数至限制可靠 度信息与校验子来更新每一个校验子对应的限制至变数可靠度信息。在迭代 解码中的首次迭代中，每一个数据比特对应的变数至限制可靠度信息是本身 的通道可靠度信息。由于校验子是用来表示那些数据比特并没有通过限制， 因此校验子也可以用来调整数据比特被解码为1或是0的机率。举例来说， 若一个数据比特是0，且此数据比特对应的一些校验子为1，则此数据比特被 解码为1的机率便可以增加。然而，本发明并不限制如何根据校验子来更新 限制至变数可靠度信息。举例来说，上述更新限制至变数可靠度信息的步骤 可以方程式(2)～(5)来表现。

α_ji=sign(L_j→i)...(4)

β_ji=|L_j→i|...(5)

Si为第i个校验子。N(i)为对应至第i个校验子的数据比特(表示为所有连 接到限制节点1332(i)的变数节点)。{j}为第j个数据比特所形成的集合。在首 次迭代中，变数至限制可靠度信息L_j→i会等于通道可靠度信息Lj。接着，错 误比特索引产生电路1226会根据限制至变数可靠度信息来更新每一个数据 比特对应的变数至限制可靠度信息。例如，更新变数至限制可靠度信息的步 骤可根据方程式(6)来执行。

$L_{j\to i}=L_j+\underset{i\prime \in N\left(j\right)}{\Sigma }{L}_{i\prime \to j}...\left(6\right)$

错误比特索引产生电路1226也会将每一个数据比特对应的限制至变数 可靠度信息与通道可靠度信息相加以取得每一个数据比特的可靠度信息。例 如，取得可靠度信息的步骤可根据方程式(7)来执行。

$L_j^{\mathrm{tot}}{L}_j+\underset{i\in N\left(i\right)}{\Sigma }{L}_i\to j...\left(7\right)$

为第j个数据比特的可靠度信息。接着，错误比特索引产生电路1226 可以判断每一个数据比特的可靠度信息是否符合一临界值以决定错误比特并 取得一错误索引向量，此错误索引向量的长度会等于码字的长度。例如，取 得错误索引向量的步骤可以根据方程式(8)来执行。

$e_j=\left(\begin{array}{cc}1& \mathrm{if}{L}_j^{\mathrm{tot}}<0\\ 0& \mathrm{otherwise}\end{array}\right)...\left(8\right)$

e为错误索引向量，其中包括了e1～en。ej表示错误索引向量中第j个索 引。若ej等于1，表示码字中第j个数据比特是错误比特。

最后，错误比特索引产生电路1226会对奇偶检查矩阵与错误索引向量做 模2乘法以取得第一向量，并且判断第一向量是否相同于校验子所形成的向 量。若第一向量相同于校验子所形成的向量，错误比特索引产生电路1226判 断符合奇偶条件，停止迭代解码，并且输出错误索引向量。换句话说，若方 程式(9)符合，则迭代解码会停止。然而，若方程式(9)不符合，则错误比特索 引产生电路1226会进行下一次迭代，即重复上述方程式(2)～(8)。

$H\otimes e=s...\left(9\right)$

[第三实施例]

以下仅说明本发明第三实施例与本发明第二实施例不同之处。在第三范例 实施例中，存储器管理电路202只会用一个读取电压来取得存储单元的验证比 特。在此情况下所进行的迭代解码也被称为硬比特模式(hard bit mode)解码。 此外，在本发明第三实施例中，通道可靠度信息的个数为1。具体来说，存储 器管理电路202根据一读取电压读取每一个第一存储单元的验证比特以后，会 根据对应的验证比特取得每一个第一存储单元的一对数可能性比值。存储器管 理电路202也会计算这些第一存储单元的对数可能性比值的平均值以作为通 道可靠度信息，也即所有的数据比特是对应到相同的通道可靠度信息。

在本发明第三实施例的首次迭代中，不论i与j为多少，其对应的变数至 限制可靠度信息L_j→i都是上述的通道可靠度信息(以下标记为Lr)，其中更新限 制至变数可靠度信息的步骤与上述方程式(2)～(5)相同。然而，上述的方程式(6) 与(7)可改写为以下方程式(10)与(11)。

$L_{j\to i}=L_r+\underset{i\prime \in N\left(j\right)}{\Sigma }{L}_{i\prime \to j}...\left(10\right)$

$L_j^{\mathrm{tot}}{L}_r+\underset{i\in N\left(i\right)}{\Sigma }{L}_{i\to j}...\left(11\right)$

此外，取得错误索引向量的步骤与判断校验子与错误索引向量是否符合 奇偶条件的步骤与上述方程式(8)与(9)相同，在此不再赘述。

[第四实施例]

在本发明第四实施例中，上述的方程式(2)可用最小值的运算来逼近。具体 来说，更新限制至变数可靠度信息的步骤是根据方程式(12)、(4)与(5)来执行。

$L_{i\to j}=(-2S_i+1)\times \underset{j\prime \in N\left(i\right)-\left\{j\right\}}{\Pi }{\alpha }_{j\prime i}\times \underset{j\prime \in N\left(i\right)-\left\{j\right\}}{\min }{\beta }_{j\prime i}...\left(12\right)$

α_ji=sign(L_j→i)...(4)

β_ji=|L_j→i|...(5)

其他如更新变数至限制可靠度信息的步骤、计算可靠度信息的步骤、取 得错误索引向量的步骤、与判断是否符合奇偶条件的步骤都与第二实施例相 同，在此不再赘述。值得注意的是，方程式(12)可以用于硬比特模式或是软比 特模式，本发明并不在此限。

[第五实施例]

在本发明第五实施例中，在根据校验子来计算可靠度信息时，错误比特 索引产生电路1226是将校验子所形成的向量与奇偶检查矩阵相乘以取得一 向量(也称第一向量)，可写成以下方程式(13)。

f=_s^T·H...(13)

f为上述的第一向量，维度是1-乘-n，其中包括每一个数据比特的可靠度 信息。值得注意的是，方程式(13)中的乘法是一般的矩阵乘法，并不是模2 的矩阵乘法。因此，若向量f中一个元素的数值越大，表示一个数据比特错 误的机率越大。

接下来，错误比特索引产生电路1226会根据向量f中数值最大的元素来 决定错误比特的索引。在此假设向量f中第e个元素具有最大的数值，则e 即为错误比特的索引，其中e为正整数。在判断校验子与错误比特的索引是 否符合奇偶条件时，错误比特索引产生电路1226会根据此索引e从奇耦检查 矩阵H的多个行(column)中挑选第e个行(也称为错误更正行)，并且根据此第 e个行来更新校验子。例如，此更新的步骤可根据方程式(14)来执行。

$s=s\oplus h_e...\left(14\right)$

he是奇耦检查矩阵H中的第e行。是表示模2的加法。最后，错误比 特索引产生电路1226会判断更新后的校验子所形成的向量是否为零向量。若 更新后的校验子所形成的向量为零向量(即，向量s中所有的元素为0)，则错 误比特索引产生电路1226会判断符合该奇偶条件，停止迭代解码，并且输出 在每一次迭代中产生的索引e。若更新后的校验子所形成的向量不为零向量， 则错误比特索引产生电路1226会进行下一次的迭代，即依据更新后的校验子 来重新执行上述方程式(13)与(14)。

[第六实施例]

图15是根据本发明第六实施例提供的存储器控制电路单元的运作示意 图。

请参照图15，与图12不同的是，更正电路1230在根据错误比特的索引 来更正依序排列的数据比特以后，更正后的数据比特会再暂存在缓冲存储器 210中。之后，存储器管理电路202才会将缓冲存储器210中的数据比特通 过主机接口204传送给主机系统1000。值得注意的是，图15的流程可以搭 配以上本发明第二至第五实施例一起使用，本发明并不在此限。

图16是根据本发明一实施例提供的解码方法的流程图。

请参照图16，在步骤S1601中，读取每一个第一存储单元的数据比特。 在步骤S1602中，对数据比特执行奇偶检查程序以产生多个校验子。在步骤 S1603中，根据校验子取得数据比特的可靠度信息，并且根据可靠度信息决 定数据比特中错误比特的索引。在步骤S1604中，判断错误比特的索引与校 验子是否符合一奇偶条件。若符合奇偶条件，在步骤S1605中，停止迭代解 码并根据错误比特的索引来更正数据比特。若不符合奇偶条件，则回到步骤 S1603，进行下一次迭代。在本发明一实施例中，步骤S1604中也会判断迭代 解码的迭代次数是否超过一预设迭代次数。若符合奇偶条件或是迭代次数超 过预设迭代次数，则都会进入步骤S1605，否则会回到步骤S1603。

然而，图16中各步骤已详细说明如上，在此便不再赘述。值得注意的是， 图16中各步骤可以实作为多个程序码或是电路，本发明并不在此限。此外， 图16的方法可以搭配以上本发明实施例使用，也可以单独使用，本发明并不 在此限。

图17是根据本发明一实施例提供的低密度奇偶检查码解码电路的示意 图。

请参照图17，低密度奇偶检查码解码电路1700包括检查电路1224，错 误比特索引产生电路1226与更正电路1230。其中检查电路1224，错误比特 索引产生电路1226与更正电路1230已详细说明如上，在此不再赘述。在本 发明实施例中，低密度奇偶检查码解码电路1700是配置在存储器控制电路单 元104之中，成为错误检查与校正电路208的一部分，如图12与图15所示。 然而，在本发明其他实施例中，低密度奇偶检查码解码电路1700也可以配置 在可复写式非易失性存储器模块106中，因此存储器控制电路单元104从可 复写式非易失性存储器模块106中所读取到的会是更正后的数据比特。本发 明并不限制低密度奇偶检查码解码电路1700要配置在何处。

综上所述，本发明范例实施例所提出的低密度奇偶检查码的解码方法、 解码电路、存储器存储装置和控制电路单元，可以根据校验子来进行迭代解 码，而不是整个码字。由于迭代解码所需要的数据量变少，因此实作上可以 不用先暂存这些数据在缓冲存储器中210，可以避免从缓冲存储器210读取 数据的时间(即，减少解码延时)并减少缓冲存储器210的频宽需求。此外，反 转换电路1228可以与错误检查与校正电路208同时运作，藉此减少反转换电 路1228的频宽需求。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对 其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通 技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改， 或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并 不使相应技术方案的本质脱离本发明各实施例技术方案的范围。