应用于高速背板芯片间电互连系统的网格编码调制方法

摘要

本发明公开了一种应用于高速背板芯片间电互连系统的网格编码调制方法，该方法涉及应用于高速背板芯片间电互连系统的网格编码调制技术，该方法通过信道编码和信号调制的协同设计，可以在既不增加信道频带宽度，也不降低有效信息传输速率的情况下获得编码增益，提高芯片间串行单链路的性能。该系统发送端包括数据并转串、网格编码调制、前向反馈均衡器，其中网格编码调制采取卷积编码和四电平脉冲幅度调制相结合的手段；接收端包括连续时间线性均衡器、判决反馈均衡器、时钟数据恢复、软判决维特比译码、数据串转并，其中判决反馈均衡器滤波器的系数更新基于软判决维特比译码后的纠错信号。

说明书

技术领域

本发明涉及高速背板芯片间电互连系统领域，具体是将网格编码调制(Trellis Coded Modulation，TCM)技术用于高速背板芯片间电互连系统，通过编码的纠错能力获取编码增益，从而提高芯片间电互连串行单链路系统的可靠性。

背景技术

高性能并行计算机系统的性能快速发展，对互连I/O带宽能力的需求与日俱增，高速串行器/解串器技术正在取代传统并行总线成为芯片间高速电互连接口技术的主流。高速串行器/解串器技术利用内部集成电路将并行数据流转化为串行流，要求高速背板电互连信道的数据传输速率达到20～40Gbit/s，通过均衡和时钟数据恢复技术提高数据传输速率。芯片间串行数据传输速率的提高和信道距离的增大给传输的有效性和可靠性带来了挑战，信号在传输过程中受到信道损耗、反射、串扰和噪声的影响，使得接收端接收到的信号码间干扰严重，从而导致高误码率。为了满足芯片间高速串行链路的低误码率需求，我们希望通过引入纠错控制编码使系统具有一定的纠错和抗干扰能力，提高传输的可靠性。

纠错码通过在发送端对原码字增加多余的码字来扩大发送码字之间的差别，在接收端根据编码规则判定接收到的码字是否有错误，从而极大地避免码流传送中误码的发生。纠错编码会使信息数据的传输效率降低，所以一般的纠错编码技术如汉明码、卷积码、里德所罗门(Reed-Solomon，RS)码对信息传输性能的改善是建立在带宽扩展的基础上，然而在带宽受限的高速串行信道中，频带资源是宝贵的，依靠传统的纠错编码技术难于提高信道利用率从而改善系统性能。网格编码调制技术把纠错编码和调制结合在一起进行整体方案的最佳设计，可以在不增加系统带宽、不降低有效信息传输速率的情况下取得一定的编码增益。随着高速串行链路通信数据传输速率要求的不断提高，系统的调制和编码技术成为提高数据传输速率的解决可选方案，例如四电平脉冲幅度调制(Four Pulse Amplitude Modulation，PAM4)和前向纠错编码(Forward Error Correction，FEC)。如何把纠错编码这一有效的技术方案应用于高速串行电互连系统，在不改变有效数据传输速率的同时，降低系统误码率，提高系统性能成为目前迫切需解决的问题。

发明内容

本发明要解决的技术问题是提供一种简单的应用于高速背板芯片间电互连系统的网格编码调制方法。

为了解决上述技术问题，本发明提供一种应用于高速背板芯片间电互连系统的网格编码调制方法；该方法使用发送端和接收端；所述发送端包括数据并转串模块、网格编码调制模块和前向反馈均衡器；所述接收端包括连续时间线性均衡器、判决反馈均衡器、时钟数据恢复模块、软判决维特比译码模块、数据串转并模块；所述数据并转串模块将输入的N位并行数据a[1:N]通过并串转换器转换为串行的二进制比特{X_n,X_n＝0,1}；所述网格编码调制模块将二进制比特{X_n,X_n＝0,1}转换为四种电平脉冲波形s0(t)；所述前向反馈均衡器通过$s1\left(t\right)=\underset{n=0}{\overset{N}{\Sigma }}s0(t-\mathrm{nT})w_n$输出信号s1(t)；所述信道通过$r0\left(t\right)=s1\left(t\right)\otimes h_{\mathrm{channel}}\left(t\right)$输出信号r0(t)；所述连续时间线性均衡器通过输出信号r1(t)；所述判决反馈均衡器通过输出信号r2(t)；所述时钟数据恢复模块从连续时间线性均衡器的输出信号r1(t)提取时钟，获得最佳采样时刻提供给判决反馈均衡器；所述软判决维特比译码模块通过输出信号r2(t)输出串行二进制比特并反馈误差信号e(k)至判决反馈均衡器；所述数据串转并模块将串行二进制比特转换为N位并行数据

作为对本发明所述的应用于高速背板芯片间电互连系统的网格编码调制方法的改进：所述网格编码调制模块包括卷积编码器和四电平脉冲调制电路；所述卷积编码器将二进制比特{X_n,X_n＝0,1}的每一个比特输入经过码率的卷积编码后，得到两比特输出{Y_n(1),Y_n(0),Y_n＝0,1}；所述卷积编码器输出的码字{Y_n(1),Y_n(0),Y_n＝0,1}映射到四电平脉冲幅度调制的星座图中，编码比特{Y_n(1),Y_n(0),Y_n＝0,1}经过四电平脉冲幅度调制后得到四种电平脉冲波形s0(t)。

作为对本发明所述的应用于高速背板芯片间电互连系统的网格编码调制方法的进一步改进：所述连续时间线性均衡器包括放大器和比较器；通过对放大器和比较器的电容和电阻调节，改变零点和第一极点的位置，进而改变频率响应h_CTLE(t)，最后输出$r1\left(t\right)=r0\left(t\right)\otimes h_{\mathrm{CTLE}}\left(t\right).$

作为对本发明所述的应用于高速背板芯片间电互连系统的网格编码调制方法的进一步改进：所述判决反馈均衡器包括内置反馈支路的反馈滤波器和判决器；反馈支路的输入是判决器对前一组码元的判决输出结果连续时间线性均衡器的输入减去反馈滤波器的输出得到判决器的输入。

作为对本发明所述的应用于高速背板芯片间电互连系统的网格编码调制方法的进一步改进：判决反馈均衡器中，在自适应状态下，首先自动调用调节滤波器系数的自适应训练步骤，然后利用滤波系数加权延迟线上各信号来产生输出信号，将输出信号与期望信号相比，所得的误差通过自适应控制算法再来调整权值，确保反馈滤波器处在最佳状态。

作为对本发明所述的应用于高速背板芯片间电互连系统的网格编码调制方法的进一步改进：所述软判决维特比译码模块(24)接收到判决反馈器(22)的一个输出码元r2(k)，进行一次度量计算，更新一次路径，直到接收完一帧数据后进行回溯译码，并输出串行二进制比特同时，软判决维特比译码模块将译码输出的期望信号与判决反馈器的输出r2(k)通过减法器得到误差信号e(k)，误差信号e(k)反馈至判决反馈均衡器的自适应控制算法从而更新其滤波器系数。

本发明旨在将网格编码技术用于高速串行链路，提高高速背板芯片间电互连串行单链路系统的传输性能，降低误码率。在发送端采取卷积编码和四电平脉冲幅度调制相结合(可表示为TCM-PAM4)，接收端采取软判决维特比译码获取编码增益，提高传输的可靠性。(编码增益是一种度量，用来定义未编码的系统和编码的系统达到相同的误码率(Bit Error Rate，BER)所需的最小信噪比(Signal-to-Noise Rate，SNR)的差值。)

卷积编码和四电平脉冲幅度调制相结合(TCM-PAM4)的技术可以获得如下有益效果：

(1)在发送端采取卷积编码获取纠错性能，使系统具有一定的抗干扰能力；

(2)具有携带两比特信息能力的四电平脉冲幅度调制保证卷积编码所需的冗余度，使系统的有效传输速率不变；

(3)卷积编码和脉冲幅度调制结合，利用网格编码调制使调制信号获取最大欧氏距离，在接收端采用软判决维特比译码，实现最佳信号检测，获取最大编码增益。

高速串行链路系统采取卷积编码和四电平脉冲幅度调制相结合的网格编码调制，利用高阶调制信号集的冗余度，用大星座传送小比特数而获得纠错能力。为此先将一位比特编 码成具有纠错能力的两比特码字，再映射到四电平星座上去，系统可获得2.55dB的编码增益。

本发明发送端编码调制包括：

(1)编码模块：将包含一个比特的输入信息序列{X_n,X_n＝0,1}进行码率为的卷积编码，得到两比特输出信号{Y_n(1),Y_n(0),Y_n＝0,1}，其中n表示n时刻；

(2)调制模块：根据网格编码调制进行发送信号星座点的子集分割，根据得到的分集映射关系，将编码器输出的两比特码字{Y_n(1),Y_n(0),Y_n＝0,1}映射到四电平脉冲幅度调制(PAM4)的星座图中，输出的调制信号均取自四电平脉冲幅度调制星座的信号集合中的一个信号。

为了利用网格编码调制获取的编码增益，本发明接收端使用软判决维特比译码，译码的任务是在网格图中选择一条路径，使相应的译码序列与接收序列之间的距离最小。译码步骤包括根据维特比算法进行最大似然序列估计，寻找与接收序列最接近的码序列；根据译码后的码序列和发送端卷积映射关系恢复原始信息比特流。

本发明提出将网格编码调制(TCM-PAM4)用于高速背板芯片间电互连系统，在背板信道上传输的电互连信号进入链路发送端均衡器之前先经过卷积编码和四电平幅度调制，在接收端经过软判决维特比译码，本系统因引入卷积编码可在接收端进行纠错，同时采用高阶调制使系统带宽保持不变，相对于未编码的两电平串行链路系统，本系统可获取2.55dB的编码增益，提高高速背板电互连系统的抗干扰能力。

附图说明

下面结合附图对本发明的具体实施方式作进一步详细说明。

图1为本发明的高速背板芯片间电互连系统串行链路结构框图；

图2为本发明的卷积编码器121实现框图；

图3为本发明的四电平脉冲幅度调制的分集映射图；

图4为本发明的发送端1中前向反馈均衡器13的模块实现框图；

图5为本发明的接收端2中连续时间线性均衡器21的电路图；

图6为本发明的接收端2中判决反馈均衡器22的模块实现框图；

图7为本发明的接收端2中判判决反馈均衡器22的系数更新框图；

图8为本发明的接收端2中维特比译码框图；

图9为本发明的网格编码调制的状态转移网格图；

图10为本发明的网格编码调制编码增益曲线。

具体实施方式

实施例1、图1给出了一种应用于高速背板芯片间电互连系统的网格编码调制方法；该方法使用发送端1和接收端2；发送端1包括数据并转串模块11、网格编码调制模块12和前向反馈均衡器13；接收端2包括连续时间线性均衡器21、判决反馈均衡器22、软判决维特比译码模块24、数据串转并模块25。

数据并转串模块11用于将输入的N位并行数据a[1:N]转换为串行的二进制比特{X_n,X_n＝0,1}；网格编码调制模块12包括卷积编码器121和四电平脉冲幅度调制电路；如图2所示，数据并转串模块11输出的二进制比特{X_n,X_n＝0,1}作为输入送入卷积编码器121，每一个比特输入经过码率的卷积编码后，得到两比特输出{Y_n(1),Y_n(0),Y_n＝0,1}，输入X_n与输出Y_n关系式如下$\left(\begin{array}{c}{Y}_n\left(1\right)=X_n\\ Y_n\left(0\right)=S_n\left(0\right)\end{array}\right),$S_n为卷积码的移位寄存器状态$\left(\begin{array}{c}{S}_{n+1}\left(1\right)=S_n\left(0\right)\\ S_{n+1}\left(0\right)=S_n\left(1\right)\oplus X_n\end{array}\right).$如图3所示，四电平脉冲幅度调制电路利用网格编码调制的子集分割得到映射关系，把卷积编码器121输出的码字{Y_n(1),Y_n(0),Y_n＝0,1}映射到四电平脉冲幅度调制(PAM4)的星座图中；网格编码调制采用子集分割的手段获取最大编码增益，按照图3的映射关系把四种编码器输出{Y_n(1),Y_n(0),Y_n＝0,1}映射到不同的星座点上；编码比特{Y_n(1),Y_n(0),Y_n＝0,1}经过四电平脉冲幅度调制后得到四电平的脉冲波形s0(t)。

高速串行器/解串器应用的接口标准一般要求链路的误码率在10^-12～10^-15，在高数据传输速率下，信道非理想特性引起的码间干扰成为制约链路设计的关键问题，因此线路收发器必须设计包含先进均衡功能的数据恢复电路，来应对由于信道带宽限制引起的数据完整性损耗。大多数高速串行链路的发送端包含一个前向反馈均衡器，其时域思想就是，每当在数据中存在一个跳变时，就加强高频信号的幅度，将已发送的前一数据比特与当前数据比特相比较，如果这两个比特相同，则当前比特正常发送；如果这两个比特不同，则当前比特幅度增大一定比例后发送。前向反馈均衡技术主要是采用多抽头的有限冲击响应滤波器实现，如图4所示，本发明的前向反馈均衡器13由延迟模块、加权模块和累加器三部 分构成：方框代表延迟电路，T为延迟时间，取数字信号的符号间隔，W为加权系数；发送端1的编码和脉冲成型后的信号s0(t)在第k时刻的采样s0(t-nT)经过延迟和各抽头加权后送入累加器133相加后作为最终的输出信号s1(t)，其时域表达式$s1\left(t\right)=\underset{n=0}{\overset{N}{\Sigma }}s0(t-\mathrm{nT})w_n.$前向反馈均衡器13传输函数的频域表示为$H_{\mathrm{FFE}}\left(f\right)=\underset{n=0}{\overset{N}{\Sigma }}{w}_n{e}^{-j2\mathrm{\pi fnT}},$通过选择适当的滤波器系数W进行均衡。

发送端1的s1(t)信号经过信道3得到输出信号h_channel(t)为信道的脉冲响应。

如图5所示，连续时间线性均衡器21包含放大器和比较器等有源电路，相当于一个分离路径的均衡器，晶体管源极的退化电阻R_s相当于一个全通路径，退化电容C_s相当于一个高通路径。通过调节这些可变电容和电阻，改变零点和第一极点的位置，进而改变高频和低频增益，其传输函数为：其中g_m为晶体管跨导，C_p和R_D分别为输出端负载电容和电阻。从传输函数得到连续时间线性均衡器21的零点和极点：

$w_z=\frac{1}{R_s{C}_s},w_{p1}=\frac{1+g_m{R}_s/2}{R_s{C}_s},w_{p2}=\frac{1}{R_D{C}_p},$其直流增益为$A_0=\frac{g_m{R}_D}{1+g_m{R}_s/2},$增益峰值点为g_mR_D，高频增益为

连续时间线性均衡器21输出

如图6所示，判决反馈均衡器22是一种广泛使用的非线性均衡器，由反馈滤波器和判决器组成；反馈支路的输入是一组判决器对前一组码元的判决输出结果均衡器输入减去反馈滤波器的输出就得到判决器的输入，其作用是根据字符估计检出码间干扰部分，抵消信道的拖尾失真。因为存在反馈支路，判决反馈均衡器22可以通过不断更新滤波器系数来适应信道和噪声的变化。

如图7所示，为自适应判决反馈均衡器22的实现框图，主要处理过程按照功能可以分为三部分，主要分为滤波、求误差和权值更新三个计算过程。

连续时间线性均衡器21输出的信号r1(t)输入到判决反馈均衡器22，在自适应状态下，自动调用滤波器系数更新的自适应训练步骤，然后利用滤波系数加权延迟线上各信号来产生输出信号，判决反馈均衡器22的输出其中w_i(k)为第k时刻的滤波器系数，N为滤波器阶数，d(k-i)为r2(t)在k时刻第i个延迟单元上的判决输出；将输出信号r2(t)与软判决维特比译码模块24输出的期望信号相比(通过减法器)，所得的误差e(k)通过一定的自适应控制算法再来调整权值，以保证滤波器处在最佳状态；滤波器系数的自适应控制算法具体公式如下：

${\hat{w}}_i(k+1)={\hat{w}}_i\left(k\right)+\mu ·\mathrm{sign}\left(e\left(k\right)\right)·\mathrm{sign}\left(r1\left(k\right)\right),$其中μ为滤波器系数更新的步长，直接影响着判决反馈均衡器系数收敛速度以及稳态误差，误差信号为输出信号的期望，通过其接收端软判决维特比译码后的信号可作为输出信号的期望。

时钟数据恢复模块23从串行数据r1(t)(即连续时间线性均衡器21输出的信号r1(t))中恢复出时钟信号，并通过电路的调节找到数据的最佳采样点，通过对数据的重定时恢复出数据，消除了数据在传输过程中引入的抖动，其性能对整个高速串行传输系统有至关重要的影响。

软判决维特比译码模块25为了利用网格编码调制的编码增益，系统在译码时采用了最大似然算法进行接收端软判决，译码的任务是在网格图中选择一条路径，使相应的译码序列与接收序列之间的距离最小，通常将可能的译码序列与接收序列之间的欧式距离称为度量。软判决译码所选择输出并非二元编码符号，而是给出对数似然函数值为最大的码字。由于系统采取的网格编码调制不存在并行转移可以直接进行软判决维特比译码；如图8是译码步骤：根据维特比算法进行最大似然序列估计，寻找与接收序列最接近的码序列；根据译码后的码序列和比特分配表恢复原始信息比特流。

通常完整的维特比译码，是接收到判决反馈器22的一个输出码元r2(k)，进行一次度量计算，更新一次路径，直到接收完一帧数据后才进行回溯译码。软判决维特比译码前后的信号相减得到的误差信号e(k)反馈至判决反馈均衡器，其软判决算法存在的固有译码延时不宜过大过大，所以需要进行截短译码。实际上，在第L时刻所有状态对应的留存路径常常在L-D时刻之前是重合的，D越大重合的概率越高，通常取D为3-5倍的约束长度，系统卷积编码器的约束长度为2，因此取D＝10的截断译码，可以防止译码延时过大和数据溢出的问题。

数据串转并模块25用于将软判决维特比译码模块24输出的串行二进制比特$\{{\hat{X}}_n,{\hat{X}}_n=\mathrm{0,1}\}$转换为N位并行数据

网格编码调制在发送端1采用卷积编码引入冗余，采用高阶调制的方法保持了信号带宽的不变，与此同时，系统可以得到一定的编码增益。分析未编码的两电平调制(NRZ)和网格编码调制后的四电平脉冲幅度调制(TCM-PAM4)系统，要达到相同的误码率(BER)要求，接收端信号的最小信噪比(SNR)。将系统噪音建模为高斯白噪音，两电平调制(NRZ)系统的误码率(BER)与信噪比(SNR)的关系如下：其中σ2为系统高斯白噪音的方差，d为最大发送电平。对于卷积编码和四电平脉冲幅度调制相结合的网格编码调制(TCM-PAM4)系统，在接收端采取软判决维特比译码，编码系统的编码增益其中P_TCM和P_uncoded分别为网格编码系统和未编码系统的平均发送功率，d_free²为网格编码调制(TCM)的自由距离d_free²＝min(d_seq²,d_par²)，d_seq表示网格编码调制的网格图中非并行分支之间的最小距离，d_par表示并行转移分支之间的最小距离。对于不同网格编码调制(TCM)，其自由距离越大，则获取的编码增益越大。

图9是发送端采用的网格编码调制的状态转移网格图，用来计算其自由距离得到编码增益。网格图中不存在并行转移，故d_free²＝d_seq²，针对两条非并行转移路径(10，01，10)、(00，00，00)得到d_seq²＝dis(00,10)²+dis(00,01)²+dis(00,10)²，假设四电平信号集星座中各点间最小距离△₀，次小距离△₁(△₁＝2△₀)，最大距离△₂(△₂＝3△₀＝2d)，则d_par²＝2△₁²+△₀²＝9△₀²，自由距离：d_free²＝9△₀²＝4d²，四电平脉冲幅度调制发送信号的平均功率编码后四电平系统相对未编码的两电平系统的编码增益$\gamma =\frac{{d_{\mathrm{free}-\mathrm{PAM}4}}^2/P_{\mathrm{TCM}-\mathrm{PAM}4}}{{d_{\min -\mathrm{NRZ}}}^2/P_{\mathrm{NRZ}}}=\frac{9}{5},$转化为dB则$\gamma =10\mathrm{lgo}10\left(\frac{9}{5}\right)=2.55\mathrm{dB}.$编码系统误码率约等号在系统低误码率时成立，需满足误码率小于10^-6，高速串行链路的设计目标一般为10^-12～10^-15，因此等式成立。

图10是将系统噪音建模为高斯白噪音，发送端采用未编码的两电平(NRZ)调制和 网格编码调制(TCM-PAM4)系统的误码率与接收信号信噪比的关系曲线，由误码率与信噪比关系曲线分析：达到相同误码率，网格编码调制(TCM-PAM4)系统要求的接收信号信噪比低于未编码系统，未编码的两电平(NRZ)系统要想获得与编码系统相同的误码率就必须在接收信号信噪比上获得2.55dB的提升。

以10^-12误码率的高速背板芯片间电互连系统为基准进行链路仿真研究，计算未编码的两电平(NRZ)调制和网格编码调制(TCM-PAM4)系统达到10^-12误码率所需的最小SNR分别为：16.94dB和14.29dB，采用IEEE>-12误码率所需最小SNR之差)比未编码的两电平(NRZ)系统有1～2.5dB的提升。

本发明为了提高高速背板芯片间电互连系统的性能，提出将网格编码调制用于背板信道的高速串行电互连链路，在发送端采用码率为1/2的卷积码与四电平幅度调制相结合(TCM-PAM4)的手段，在接收端经过软判决维特比译码，相对于传统未编码的两电平(NRZ)串行链路系统，本系统可获取2.55dB的编码增益，同时在链路仿真的系统噪声裕量上获得1～2.5dB的提升。因此，网格编码调制技术用于高速背板芯片间电互连系统可提高串行系统的抗干扰能力，优化系统性能。

最后，还需要注意的是，以上列举的仅是本发明的一个具体实施例。显然，本发明不限于以上实施例，还适用于许多网格编码调制的变形，如利用更复杂的卷积编码和高阶调制手段获取更大的编码增益。本领域的普通技术人员能从本发明公开的内容直接导出或联想到的所有变形，均应认为是本发明的保护范围。