谐振钟控模式和常规钟控模式之间的转换

摘要

一种谐振时钟网络包括通过多个开关耦接至所述时钟网络的电感器。当所述时钟网络进入谐振模式时，将所述电感器耦接至所述时钟网络的所述开关的接通交错进行。所述时钟网络可由多个区域形成，每个区域具有其自己的电感器和开关。每个区域的开关的接通可相对于其它区域的开关的接通以及区域内的开关的接通交错进行。除了在进入所述谐振模式时使所述开关的接通交错进行之外，在退出所述谐振操作模式时，所述开关可以交错方式关断。

说明书

技术领域

所公开的实施方案涉及集成电路中的时钟分配网络，并且更具体 地说涉及将谐振时钟网络从谐振钟控模式切换至常规钟控模式。

背景技术

在现今大多数高性能数字电路中，至少部分地由于连接至时钟网 络的寄生电容，时钟分配网络占总功率消耗的相当大的部分。对于大 多数电子电路，尤其对于用于移动应用的电子电路来说，减少功率消 耗是令人关注的。谐振时钟是减少与时钟分配网络相关联的功率消耗 的一种方法。然而，谐振钟控并非在可在许多当前微处理器或其它集 成电路系统中使用的全部广泛范围频率下良好运作。

本发明的公开内容

在一些实施方案中，方法包括当将时钟网络切换至谐振操作模式 时，以交错方式接通将电感器耦接至时钟网络的第一多个开关。

在一些实施方案中，方法包括当将时钟网络切换出谐振操作模式 时，以交错方式关断将电感器耦接至时钟网络的多个开关。

在一些实施方案中，集成电路包括电感器和第一多个开关，所述 第一多个开关形成将电感器选择性耦接至时钟网络的第一开关组。在 将时钟网络切换至谐振操作模式时，控制逻辑使开关的接通交错进行。

在一些实施方案中，集成电路包括电感器和多个开关，所述多个 开关将电感器选择性耦接至时钟网络。控制逻辑被配置成在将时钟网 络切换出谐振操作模式时，使将电感器连接至时钟网络的开关的关断 交错进行。

在一些实施方案中，非暂态计算机可读介质存储编码集成电路的 功能描述的计算机可读数据结构，集成电路包括电感器和第一多个开 关，所述第一多个开关形成将电感器选择性耦接至时钟网络的第一开 关组。集成电路还包括控制逻辑，所述控制逻辑被配置成在将时钟网 络切换至谐振操作模式时使开关的接通交错进行。

附图简述

通过参看附图，可以更好地理解本发明，并且可以使本发明的众 多目标、特征和优点对于本领域的技术人员来说显而易见。

图1A示出支持谐振钟控和常规钟控二者的谐振时钟系统的实施 方案。

图1B示出支持谐振钟控和常规钟控二者的谐振时钟系统的实施 方案。

图2示出与图1A的实施方案相关联的示例性波形。

图3示出具有驱动时钟网络的多个时钟驱动器和连接至时钟网 络的多个电感器的谐振时钟系统的实施方案。

图4A示出根据实施方案的开关组的实例。

图4B示出与图4A的开关组相关联的控制信号的断言的示例性 定时。

图4C示出分配至开关组中的每个开关的开关组400的一部分的 实例。

图4D示出启用开关组的示例性控制逻辑。

图5示出具有两阶段接通的实施方案的示例性时钟波形。

图6A示出具有三个时钟域的时钟网络的实施方案的逐步接通的 示例性控制信号。

图6B示出具有三个时钟域的时钟网络的实施方案的逐步接通的 示例性控制逻辑。

图7示出可在退出谐振模式时发生的电压过冲。

图8示出具有与电感器并联连接以解决可由关断模式开关导致 的可靠性问题的节流开关的实施方案。

图9示出使启用信号的关断交错进行以逐渐地关断谐振模式的 实施方案。

图10示出实施方案中在退出谐振模式时停用(关断)开关组的开 关的示例性控制逻辑。

图11示出提供具有多个时钟域的时钟网络的逐渐关断解决方案 的实施方案。

在不同图中使用相同参考符号指示类似或相同项目。

实施本发明的方式

在现今大多数高性能数字电路中，由于连接至时钟网络的寄生电 容，时钟分配网络占总功率消耗的相当大的部分。实施更节能时钟分 配的一种技术是谐振钟控。图1A示出支持谐振钟控和常规钟控二者 的谐振时钟系统100的简化模型。谐振时钟系统100的明显特征是使 用与时钟网络106的寄生电容103并联连接的电感器101，时钟网络 106形成谐振时钟系统100的一部分。时钟驱动器的作用是只补充在 LC系统的寄生电阻中损失的能量。因此，谐振时钟依赖于有效LC谐 振来获得能量效率。对于没有寄生电阻的理想电感器和互连件，时钟 网络将在零能量散逸下振动。谐振钟控在接近于谐振频率的频率下最 有效。

在比谐振频率低得多的频率下驱动谐振时钟网络产生妨碍处理 器的正确操作的畸形时钟波形。

现代微处理器和其它集成电路在设计成在单一频率下谐振的纯 谐振时钟网络不能支持的频率范围内操作。在一些实施方案中，这导 致双时钟模式的使用。在接近谐振频率的频率下，处理器以谐振时钟 模式操作。在谐振时钟可稳健地操作的范围之外的频率下，处理器以 常规模式运作。在一些实施方案中，这可通过沿着如图1A中示出的 具有电感器的串联路径使用模式开关105来完成。模式开关105(MSw) 在谐振操作(rclk)期间闭合以将电感器耦接至时钟网络，并且在常规 模式(cclk)下断开以便使电感器与网络断开连接。在一些实施方案中， 模式开关105(MSw)如图1A中示出来定位。可包括电容器109和111 以确保电感器101的n1节点在AC意义上接地。这避免跨越电感器 的DC下降(这将导致电流积累)，以使得节点n1具有时钟信号的自然 DC值，并且同时在谐振频率下提供极低阻抗，以使得电感器101和 时钟网络电容负载看起来像并联LC储能电路，其中电容器109和 111似乎类似于接地连接。

虽然模式开关105在图1A的实施方案中示出为安置于clk节点 113与电感器101之间，但各种其它模式开关安置是可能的，包括位 于电感器101与电容器电路107之间，以及在具有由晶体管115和 117形成的模式开关的标头-标尾配置(header-footer configuration)中， 晶体管115和117分别位于电源端子与电容器109之间以及电容器 111与接地端子之间，如图1B中示出。

图2示出clk信号(图1A中)、Msw启用信号和n_bypass(图1A 中的n1)的波形。Msw启用信号指示何时使用图1A示出的MSW_enx 和MSW_en控制信号来接通(闭合)模式开关105的pFET和nFET。 图2示出图1A中的时钟系统从常规时钟模式(其中模式开关105断 开)转换至谐振模式(其中模式开关105闭合)时的波形。如果节点n0 上的电压不接近VDD/2(大约一半时钟信号(clk)峰值)，那么闭合MSw 开关105导致时钟网络106的显著负载。时钟网络的此突然负载对时 钟波形具有不利影响，如由时钟上升/下降时间的增加和201处的时 钟振幅的减小所见。所述对时钟波形的影响可导致系统中的定时故障。 此外，流经开关以对储能电容器电路107充电的高电流可具有信号电 迁移倾向，从而影响零件寿命。

不论MSw开关的安置如何，常规模式与谐振模式之间的转换导 致需要以受控方式执行以避免对时钟的不利影响。本文描述的实施方 案通过受控地将电容器电路107充电至时钟的静态电压来避免对电 容器电路107充电所导致的时钟网络的突然负载。

图3示出具有驱动时钟网络的多个时钟驱动器303和连接至时 钟网络的多个电感器101的谐振时钟系统300的实施方案的简化高 层次图。谐振时钟系统300通常分布遍及核并且由多个驱动器驱动。 在实施方案中，由驱动器和/或电感器提供服务的时钟网络的每个区 域可被认为是一个时钟域。时钟网络由若干这类单独但是连接的时钟 域构成。

在一些实施方案中，假设(在不失一般性情况下)时钟负载划分至 通过时钟网络紧密连接在一起以使得其在相同频率下振动的m个时 钟域。为简单起见，假设每个域由驱动器驱动并且具有连接至域的电 感器。时钟波形变形的原因是因电容器电路107造成的网络的突然负 载。突然负载问题的一种解决方案是允许更逐渐地对电容器电路107 充电，从而降低网络上的电流需求。通过每电感器实施多个模式(MSw) 开关以形成开关组306，并且控制接通开关组306内的两个开关307， 电感器可通过使开关组306内的开关307中的单独开关的接通交错 进行来以不使时钟波形劣化的方式接通。另外，可使接通域上的不同 开关组306交错进行以进一步有助于避免使时钟波形劣化。

图4A示出开关组400的实例，其中单一模式开关如模式开关 105实施为以允许逐渐接通谐振模式的方式来接通的三个并联开关 401、403和405(n＝3)。图4B示出在n＝3情况下断言开关401、403 和405中的每一个的控制信号以接通开关的示例性时序，其中首先断 言en<0>、其次断言en<1>并且最后断言en<2>。应注意，虽然为了 便于说明，图4B示出启用信号en<0>、en<1>和en<2>而非每个开关 的nFET和pFET装置的控制信号MSW_en和MSW_enx，但是使每 个开关的pFET和nFET装置的开关控制信号交错，如针对en<0>、 en<1>和en<2>所示。因此，开关405响应于断言en<0>接通，开关 403响应于断言en<1>接通，并且开关401响应于en<2>接通。开关 组400中的开关之间的准确相对驱动强度分配可基于电迁移限制和 启用开关的相对时间来优化。图4C示出分配至开关组400中的每个 开关的开关组的一部分的实例。开关组400中的开关401之间的准确 相对驱动强度分配可基于电迁移限制和启用开关的相对时间来优化。 定时和开关数目是示例性的，并且各种实施方案可具有根据特定时钟 系统的需要所确定的定时、开关数目和驱动强度。

图4D示出通过产生图4B示出的控制信号来启用开关组400的 示例性控制逻辑(状态机)。在接收进入谐振模式的控制信号时，在411 下断言控制信号en<0>以接通开关MSw<0>。在第一延迟时间(延迟1) 之后，进入第二状态415，其中断言控制信号en<1>以接通开关 MSw<1>。在第二延迟(延迟2)之后，状态机进入第三状态417，其中 断言控制信号en<2>以接通MSw<2>。当所有开关接通时，电感器完 全连接至时钟网络。状态之间的延迟可使用计数器或某种其它计时机 构来实施。延迟可具有相同或不同长度。虽然图4D示出一种类型的 控制电路，但是可利用其它控制方法。

图5示出使用两阶段接通解决方案(n＝2)获得的clk、n_bypass(图 1中的n1)以及MSw启用信号的示例性时钟波形。如图5中示出，第 一启用在501处发生并且第二启用在503处发生。如在时钟波形中可 以看出，不同于图2，没有启用谐振模式所导致的时钟振幅减小。

一些实施方案使用开关组来逐渐地减小MSw电阻以控制电流从 网络中流出至电容器电路107中。然而，一般来说，允许这种逐渐转 换的其它技术、如控制模式(MSw)开关的栅电压以逐渐地接通模式开 关(MSw)也可产生类似结果。

实施方案也可通过在完整核心背景下一般化逐渐接通来拓展 MSw开关的交错接通的观念。因此，一些实施方案可不仅使构成MSw 的开关组交错(如例如图4A和4B示出)，而且使图3示出的m个域 中的每个域中的每个MSw开关的接通交错进行。通过使电容器电路 107增加网络负载的时间交错，所有电容电路107所需要的电荷随时 间推移而散开，从而减少从网络汲取的电流并且减少对时钟信号的影 响。图6A示出具有三个时钟域的时钟网络的逐渐接通解决方案的示 例性控制信号，其中每个MSw开关具有2个开关(m＝3、n＝2的情况)。 图6B示出通过产生图6A示出的控制信号来启用三个域的开关组的 示例性控制逻辑(状态机)。在接收进入谐振模式的控制信号时，在状 态601下启用或断言控制信号en_0<0>以接通组0中的开关MSw<0>。 在第一延迟时间(延迟1)之后，状态机进入第二状态603，其中断言控 制信号en_0<1>和en_1<0>以分别接通(启用)组0中的开关MSw<1> 和组1中的开关MSw<0>。在第二延迟(延迟2)之后，状态机进入第 三状态605，其中断言控制信号en_1<1>和en_2<0>以分别接通(启用) 组1中的开关MSw<1>和组2的开关MSw<0>。在第三延迟之后，状 态机进入第四状态607，其中断言控制信号en_2<1>以接通(启用)组2 中的MSw<1>。应注意，各种延迟可使用计数器或某种其它计时机构 来实施。延迟可具有相同或不同长度。虽然图6B示出一种类型的控 制电路，但是可利用其它控制方法。

本文描述的实施方案允许谐振钟控系统在常规钟控与谐振钟控 之间转换而不影响时钟信号，从而避免性能衰退。

除了与从常规钟控操作模式转化至谐振钟控操作模式相关联的 问题以外，从谐振钟控操作模式转化至非谐振钟控操作模式带来巨大 挑战。再次参看图1A，如果在电感器101不具有流经它的零值或接 近零值电流时，模式开关105断开以转换至非谐振操作模式，那么模 式开关105的断开导致模式开关105与电感器101之间的接合处、图 1A中节点n0处的电压突然过冲。

图7示出在以下情况时可在节点n0处发生的电压过冲(图1A):在 701处取消断言供应至模式开关105的晶体管的栅极端子的MSW_en 和MSW_enx控制信号,从而断开模式开关105并且使电感器101与 时钟网络102断开连接。应注意,图7只示出MSW_en的取消断言。 节点n0处的所得过冲703通常超过电源线电压并且由于栅极端子与 漏极端子之间的高栅极氧化物应力而对模式开关105的操作可靠性 构成威胁。

虽然在图1A示出的实施方案背景下描述电压过冲问题，但是其 它串联连接模式开关变体如图1B示出的实施方案存在所述问题。在 图1B中，节点n1和n2(位于晶体管115和117与电容器之间)处的电 压由于潜在电压过冲而导致类似可靠性问题。

处理电压过冲的一种方法是确保模式开关在电感器电流为零或 接近零时断开。然而，所述解决方案难以稳健地实施并且对于其中电 源电压在系统操作过程期间变化的系统基本上是复杂的。设计确保模 式开关的栅极信号在电流为零的瞬间转换的系统需要基于反馈的系 统，这显著地使设计复杂化。

在一些实施方案中，并且参看图8，节流开关801(TSw)与电感 器101并联连接以解决由模式开关的不合时宜关断所导致的可靠性 问题。节流开关801在谐振时钟模式期间断开，并且在模式开关105 断开同时闭合。通过在模式开关断开同时闭合节流开关801，逐渐地 衰减的电感器中的电流不再经历高阻抗(这导致过冲)并且替代地具 有循环通过节流开关并且绕回通过电感器的低阻抗路径。

然而，一些实施方案不是添加节流开关801，而是可使用逐渐地 接通构成模式开关的开关组的控制来逐渐地关断模式开关。因此，如 图9中示出，可使启用信号的关断交错进行以逐渐地关断谐振模式， 例如，对于图3和图4的开关组。取消断言第一en<0>以关断对应开 关，然后取消断言en<1>并且最后取消断言en<2>以关断对应开关， 从而避免图7示出的过冲。

图10示出通过产生图9示出的控制信号来停用开关组400(图 4A)的示例性控制逻辑(状态机)。在接收退出谐振模式的控制信号时， 在1001下取消断言控制信号en<0>以关断开关MSw<0>。在第一延 迟时间(延迟1)之后，进入第二状态1003，其中取消断言控制信号en<1> 以关断开关MSw<1>。在第二延迟(延迟2)之后，进入第三状态1005， 其中取消断言控制信号en<2>以关断开关MSw<2>。延迟可使用计数 器或某种其它计时机构来实施。延迟可相同或不同。虽然图10示出 一种类型的控制电路，但是可利用其它控制方法。应注意，图4C示 出的断言顺序可不同于图10示出的取消断言顺序，并且控制信号的 断言和取消断言的定时和次序可独立地确定。还应注意，形成开关组 的开关的晶体管的尺寸可变化，从而允许开关组的开关与开关组的另 一个开关运载不同量的电流。

类似地，可采用更整体的方法并且一些实施方案也可通过在完整 核心背景下一般化逐渐关断来拓展MSw开关的交错接通的观念。因 此，一些实施方案可不仅使构成MSw的开关组的关断交错进行(如图 4A、4B和4C示出)，而且使图3示出的m个域中的每个域中的每个 MSw开关的关断交错进行。图11示出具有三个时钟域的时钟网络的 示例性逐渐关断解决方案，其中每个MSw开关具有2个开关(在m＝3、 n＝2情况下)。在1101处，域0的en_0<0>关断。在1105处，en_0<1> 与1107处的en_1<0>一起关断。在1107处，en_1<1>与1109处的 en_2<0>一起关断。最后，在1111处，en_2<1>关断。图11的方法使 域和每个域的开关组内的单独开关的关断交错进行。

因此，本文描述的实施方案解决由于时钟系统从谐振钟控模式转 换至常规非谐振钟控模式时的可能的电压过冲造成的可靠性问题。

尽管在描述本文的实施方案时已经一般地假定电路和物理结构， 但应充分意识到，在现代半导体设计和制造中，物理结构和电路可具 体实施在用于随后的设计、模拟、测试或制造阶段的计算机可读介质 中，如数据结构。例如，这类数据结构可编码电路或电路系统的功能 描述。功能描述数据结构可例如以寄存器传送语言(RTL)、硬件描述 语言(HDL)、Verilog，或用于设计、摸拟和/或测试的某种其它语言来 编码。对应于本文描述的实施方案的数据结构还可例如以图形数据库 系统II(GDSII)数据来编码，并且对用于用以制造集成电路的光掩模 生产的集成电路布局和/或信息进行功能描述。含有本文描述的实施 方案的功能描述方面的其它数据结构可用于制造过程中的一个或多 个步骤。

计算机可读介质包括有形计算机可读介质，例如磁盘、磁带，或 其它磁性、光学或电子存储介质。计算机可读介质上除了具有电路、 系统和方法的编码之外，计算机可读介质还可存储可用于实施本文描 述的实施方案或其部分的指令以及数据。数据结构可由在一个或多个 处理器上执行的软件、在硬件上执行的固件，或软件、固件和硬件的 组合用作设计、摸拟、测试或制造阶段的一部分。

本文陈述的实施方案的描述是说明性的，并且不旨在限制以上权 利要求书的范围。例如，实施方案在范围上不限于微处理器。实际上， 本文描述的解决方案适用于一般集成电路。在不背离以上权利要求书 范围的情况下，可基于本文陈述的描述对本文所公开的实施方案做出 其它变化和修改。