用于活动互连链路功率管理的自适应低功率链路状态进入策略

摘要

用于使用自适应低功率链路状态进入策略实现活动互连链路功率管理的方法和装置。响应于由低功率链路状态进入策略逻辑鉴于互连链路或构造上的运行时业务确定的适用条件而改变互连链路或构造的功率状态。低功率链路状态策略逻辑可以被配置成包括对操作系统输入以及针对采用链路或构造的应用和设备的服务质量（QoS）要求和设备等待时间容限要求的考虑。

说明书

技术领域

发明领域总体涉及计算机系统中的功率管理，并且更具体但不排他地涉及用于使用自适应低功率链路状态进入策略将互连链路和构造置于降低的功率状态中的技术。

背景技术

自微处理器的引入以来，计算机系统已经变得越来越快。近似依照摩尔定律（基于英特尔（Intel?）公司共同创立者Gordon Moore在1965年的出版物，该出版物预测集成电路上的晶体管数目每两年翻一番），速度增加几乎在三十年内以相当平均的速率急速上升。同时，存储器和非易失性储存器二者的尺寸同样已经稳定增加，使得许多当今的个人计算机比来自仅10-15年前的超级计算机更加强大。此外，网络通信的速度同样已经经历天文数字的增加。

不断增加的速度已经产生更加强大的处理器和采用该处理器的设备（诸如PC、服务器、工作站和移动设备）。以比仅仅处理能力更多的方式更加强大——这些处理器和设备还消耗更多的功率。较高的功率消耗在若干方面是不合期望的。首先，它造成增加的管芯温度，从而缩短处理器寿命。对于线路供电的计算机（诸如PC和服务器），增加的功率导致更高的能量账单。在诸如服务器农场和数据中心之类的高密度服务器部署中，在每服务器基础上功率中的小增加导致功率消耗中的巨大增加并且导致用于部署的成本（并且相反地，在每服务器基础上小功率降低导致显著的成本节约）。功率消耗是移动设备性能中的巨大因素。例如，工程师可以设计具有等于高端服务器的处理能力的移动设备；然而，这样的设备将具有如此短的电池寿命以至于它对于商业使用而言将是不可接受的。

存在用于降低计算机和其它基于处理器的设备中的功率的各种技术。常见技术是：当处理器未被活动使用时，将处理器置于降低的功率状态中（亦称为空闲状态或睡眠状态）。最近引入的多核处理器支持在个体核基础上将处理器核置于所选空闲状态中的能力。甚至存在适用于作为整体的处理器的功率控制技术。例如，微处理器性能状态（P-状态）是当CPU活动时微处理器能够操作于的频率和电压组合的预定义集合。微处理器利用动态频率缩放（DFS）和动态电压缩放（DVS）以实现由微处理器支持的各种P-状态。DFS和DVS是基于当前操作条件动态改变微处理器核的操作频率和操作电压的技术。因此，可以通过改变其P-状态，跨处理器达成功率节约。封装功率状态（例如，Pck C-状态）也可以被应用于处理器级以显著降低功率。功率节约技术还可以被应用在总体平台级处，导致进一步的节约。

这些方法中的大多数以特定组件或组件集合（例如核或非核）处的功率节约为目标。然而，仍然存在由处理器管芯内和处理器与其它平台组件之间二者的各种互连构造和链路消耗的平台功率的显著部分（~10%到30%）。互连构造由路由器、端口和链路构成，其中端口和关联的链路消耗不可忽视的量的功率（路由器功率的~70%）。为了降低整体平台功率消耗，定义和实现多个链路低功率状态以实现链路功率节约。

在PCIe规范中，针对串行互连的链路（即，接口）提供各种功率节约状态。具体地，该规范描述了链路状态L0、L0_s、L1、L2和L3的存在。L0状态对应于链路导通，并且L2和L3状态对应于链路关断（其中区别是在L2状态中存在辅助功率），而L0_s状态提供了用于低回复备用等待时间状态，并且L1状态对应于低功率备用状态。这些低功率状态可以经由PCIe接口的活动状态功率管理（ASPM）能力而实现，其使得端点设备能够请求进入低功率状态。一般而言，随着链路功率状态降低，实现附加的功率节约；然而，功率状态越低，则将链路返回到活动状态的退出（链路回复）等待时间越大。还针对诸如IOSF（英特尔片上系统构造）和雷电（Thunderbolt?）之类的其它构造和互连定义了类似的功率状态。

附图说明

前述方面和本发明的许多伴随的优点将变得更易于领会，因为通过参考与附图结合作出时的下面的详细描述，其变得更好理解，在附图中，贯穿各种视图，相似的附图标记指代相似的部分，除非以其它方式指定：

图1是一般PCIe架构的图；

图2示出PCIe协议栈的各层；

图3是图示PCIe x16链路的结构的示意图；

图4是通过仿真如SPECweb电子商务负载所定义的NIC工作负载得到的PCIe NIC到处理器空闲驻留直方图；

图5是通过仿真如SPECweb电子商务负载所定义的NIC工作负载得到的PCIe NIC空闲驻留直方图；

图6图示了自适应ASPM低功率链路状态进入策略实现的一个实施例的高级架构；

图7是图示了低功率链路状态策略实现的一个实施例的在配置设立和运行时操作期间执行的各种操作和逻辑的组合式流程图和框图；以及

图8是图示了本文所公开的实施例的方面可经由其而实现的示例性处理器和平台配置的所选组件的示意框图。

具体实施方式

本文描述了用于使用自适应低功率链路状态进入策略实现活动互连链路功率管理的方法和装置的实施例。在以下描述中，阐述了许多具体细节（诸如PCIe的示例性使用）以提供本发明的实施例的透彻理解。然而，相关领域技术人员将认识到，本发明可以在没有一个或多个该具体细节的情况下或者利用其它方法、组件、材料等实践。在其它实例中，未示出或详细描述众所周知的结构、材料或操作以避免使本发明的各方面模糊。

本文所描述的实施例的各方面可以用于使用自适应低功率链路状态进入策略促进活动互连链路功率管理。为了示例性和非限制性的目的，在采用PCIe互连和关联的协议的使用背景中呈现一些实施例。相应地，为了更好地理解与实施例相关联的技术可以被如何实现，提供了PCIe的以下概述。

PCIe被设计成替代较陈旧的PCI和PCI-X标准，同时提供遗留支持。PCIe采用点对点串行链路而不是由PCI（32-位）和PCI-X（64-位）采用的共享并行总线架构。每个链路使用一个或多个通道支持两个PCIe端口之间的点对点通信信道，其中每个通道包括双向串行链路。通道是使用纵横交换机架构来物理路由的，该纵横交换机架构同时支持多个设备之间的通信。由于其固有优点，PCIe已经替代了PCI作为当今台式机、服务器和移动计算平台中的最流行的互连。PCIe是由PCI-SIG（特别兴趣组）管理的工业标准。因此，PCIe垫从许多ASIC和硅厂商可得到。

在图1中示出了图示一些基本PCIe组件的一般平台架构。在该架构的中心处的是耦合到处理器102和存储器104的PCIe根复合体（RC）100。PCIe RC 100被描绘为包括三个根端口106-1、106-2和106-3。根端口106-1经由PCIe链路110和PCIe端口112连接到高速PCI（PCI Express）端点108。根端口106-2连接至到PCI/PCI-X桥114的高速PCI，所述到PCI/PCI-X桥114的高速PCI被用作PCIe与多个PCI/PCI-X设备116之间的接口。根端口106-3经由PCIe链路118和PCIe端口120连接到交换机116。交换机116被描绘为连接到一对遗留端点122和124以及一对高速PCI端点126和128。该连接由PCIe链路130、132、134和136以及端口138、140、142、144、146、148、150和152促进。

根复合体表示将CPU/存储器子系统连接到I/O的I/O层级的根。如图1中所图示的，根复合体可以支持一个或多个高速PCI端口。每个接口定义单独的层级域。每个层级域可以由单个端点或包含一个或多个交换机组件和端点的子层级组成。根复合体可以可选地支持层级域之间的对等事务的路由。

端点指代可作为高速PCI事务的要么代表它自身要么代表不同的非高速PCI设备（除PCI设备或主机CPU外）的请求器或完成器的一种类型的功能，所述非高速PCI设备例如是高速PCI附着的图形控制器或高速PCI-USB主机控制器。端点被分类为遗留、高速PCI或根复合体集成端点。

PCIe使用由用于每次发射和接收的一个或多个通道组成的串行链路支持点对点互连。PCIe链路具有至少一个通道——每个通道表示差分信号对的集合（一对用于发射，一对用于接收）。为了缩放带宽，链路可以聚集由xN表示的多个通道，其中N可以是任何所支持的链路宽度。例如，截至PCIe 3.0规范，PCIe链路包括用于x1、x2、x4、x8、x12、x16和x32通道宽度的操作。在硬件初始化期间，在通过链路的每个端处的两个代理对操作的通道宽度和频率的协商之后设立每个高速PCI链路。

如图2中所示，高速PCI使用分层协议，包括物理层、数据链路层和事务层。物理层进一步包括逻辑子块和电气子块。高速PCI使用分组来在组件之间传送信息。在事务和数据链路层中形成分组以将信息从发射组件携带至接收组件。随着所发射的分组流经其它层，它们被扩展有在那些层处处置分组所必需的附加信息。在接收侧，发生反向过程并且分组得以从它们的物理层表示变换成数据链路层表示且最终（对于事务层分组）变换成可被接收设备的事务层处理的形式。图3示出事务级分组信息通过层的概念上的流动。

图3示出PCIe x16链路的物理连接性。如“x16”所标识的，该链路采用16个通道，每个通道包括差分信号对。具有用于支持x16链路的电路的PCIe互连还可以被配置为两个x8链路。此外，x16链路的宽度可以响应于错误的检测而自动降低至x8链路或者甚至x4链路。PCIe之下的时钟数据被嵌入在数据传输中且经由链路中的端点处的物理层而恢复，而不是采用分离的时钟信号。

当平台活动时，链路可以潜在地进入某些低功率状态。例如，在ASPM协议之下，对于PCIe，链路功率状态可以降至L0s和L1，这取决于操作系统（OS）配置。当OS被设置成“中等功率节约”设置时，链路在它空闲时将尝试使用L0s状态；而在“最大功率节约”设置的情况下，链路在它空闲时将尝试使用L1状态。当前，ASPM低功率状态入口要么由控制链路的设备静态地初始化（即，当设备进入低功率状态时，它们也将对应链路置于低功率状态中），要么通过使用固定超时来检测空闲的超时策略而初始化。具体地，存在实现专用的超时值，通常为链路回复等待时间的乘数。当空闲持续时间达到该超时值时，链路开始转移到低功率状态中。

在当前平台中，相比于链路回复等待时间，固定链路状态改变超时值通常非常长，并且，它们不适配于任何运行时动力学。当链路停留在L0处时，周期性消息（例如链路训练、信用更新等）在链路之上交换，导致甚至当数据业务非常轻松时在事务之间具有短空闲持续时间的繁忙链路。

例如，图4示出当在15000个会话之上进行平均时的通过运行如SPECweb电子商务所定义的基准工作负载得到的PCIe NIC到处理器空闲驻留直方图。X轴表示CPU负载，而Y轴表示针对在直方图右侧处的图例中定义的每个时间范围的空闲时段的百分比。（通过显著裕度）观察到的最频繁空闲时段是2μs到5μs范围，并且在10% CPU负载及以上处的其余空闲持续时间为<2μs。这些短空闲持续时间进而招致潜在地不必要的功率消耗，这是因为随着链路改变状态大于5μs，甚至在低负载处链路也将停留在L0中。

图5的直方图图示了类似的情形。在该图中，Y轴对应于空闲驻留百分比（即，链路空闲的时间的相对量），而X轴如之前那样对应于CPU负载。如所图示的，甚至在50% CPU负载处，PCIe链路上的下行链路为96.5%空闲并且上行链路为99.5%空闲（上行链路）。当鉴于当前低功率状态入口实践来考虑图4和5的空闲直方图时，人们认识到，如果链路状态被控制以使得链路状态在真实工作负载条件下与链路空闲更紧密地对准，则可以实现用于功率节约的明显可能的机会。

依照本文中的实施例的各方面，前述问题是通过针对低功率状态入口采用新颖的自适应策略来解决的。该自适应策略被配置成最大化链路功率节约，同时维持某些QoS（服务质量）性能。这种所提出的方法的一般概念是：链路状态改变超时值应当在运行时基于业务模式和OS/应用/设备QoS要求而被自适应地调整。当业务轻松并且QoS要求相对宽松时，链路状态改变超时值被向下调整至更小值，使得链路能够达到较低功率状态以潜在地实现进取型功率节约。另一方面，当业务繁重和/或QoS要求严格时，链路状态改变超时值应当是大的，以通过防止链路进入具有较长退出等待时间的较低功率状态来保证链路的快速响应。通过基于业务条件和QoS要求适配超时值（并因此适配低功率状态进入策略），可以在维持期望性能的同时实现更大的功率节约。

返回到图1，PCIe层级内的每个链路由物理信道以及上游和下游端口构成。存在为了确定链路是“空闲的”而要满足的多个构造专用要求，包括上游端口和下游端口活动二者。例如，每个端口处的考虑可能包括是否没有TLP（事务层分组）待决以发射；没有DLLP（数据链路层分组）待决以供传输等等。用于确定链路何时空闲以及针对互连和构造的各种类型的链路和构造的对应功率状态的技术对本领域技术人员而言是众所周知的，并且相应地，本文不详细描述这样的技术的细节。

图6图示了自适应低功率链路状态进入策略实现的一个实施例的高级架构，其中考虑多个输入以确定可以尝试哪个低功率链路状态和应当采用什么链路状态改变超时值。如图6中所图示的，在一个实施例中，用于控制PCIe链路601的链路状态的自适应低功率链路状态进入策略块600在PCIe设备603的端口602中实现。基于各种静态和/或运行时配置和QoS准则来配置自适应低功率链路状态进入策略，如OS配置块604、应用QoS块606、设备LTR（等待时间容限报告）要求块608和设备QoS块610所描绘的那样。在运行时操作期间，监视链路业务并且将对应的业务数据输入到自适应低功率链路状态进入策略块600，如业务监视块612所描绘的那样。基于与用于实现自适应策略的逻辑结合的配置和QoS输入，自适应低功率链路状态进入策略块600将响应于动态运行时业务条件（以及由OS、（一个或多个）应用和/或设备对要求的潜在运行时改变）以达成用于链路601的低功率链路状态进入。

在一个实施例中，对应于OS配置块604和设备LTR要求块608的输入实现将现有设施用于向常规ASPM低功率链路状态进入策略逻辑提供输入。这些输入定义可尝试以保证回复等待时间小于OS和设备能够容忍的回复等待时间的最低ASPM状态。

然而，该常规方法具有有限的适配性且未恰当地响应于实时链路业务条件和其它考虑。在本文所公开的发明方法之下，应用可以向构造注入它们的QoS要求，其中该要求转换成不同动态超时值，其中较短的值对应于较高的QoS要求。除设备LTR输入外，设备也可以选择以提供它们的QoS要求（如设备QoS块610所描绘的那样）；设备QoS要求输入以类似于应用QoS要求输入的方式进行操作并以类似的方式调整超时值。

用于自适应低功率状态策略的另一重要功能块是业务监视块612，其在运行时监视链路利用率和用于链路的业务模式。当业务轻松时，超时可以被向上调整以利用频繁且长的空闲。另一方面，当业务繁重时，超时值应当是小的以避免由于缓慢的链路响应所致的拥塞和延迟。

图7示出了图示低功率链路状态策略实现的一个实施例的在配置设立和运行时操作期间执行的各种操作和逻辑的组合式流程图和框图。在实现的核心处的是低功率链路状态策略块700，其在一个实施例中包括被配置成通过采用与从各种源接收的输入相关联的各种参数的一个或多个算法的使用实现低功率链路状态策略的嵌入式逻辑。如块702、704、706和708所描绘的那样，这些输入包括OS配置输入、应用QoS要求、设备等待时间容限要求和设备QoS要求。一般地，这些输入可以在平台初始化操作期间和/或在运行时操作期间被接收。此外，尽管被描绘为分离的输入，但输入可以通过一个或多个接口而接收，其中来自块702、704、706和708中的多个块的输入可以通过相同接口而接收。例如，在一个实施例中，操作系统可访问应用QoS要求、设备等待时间容限要求和设备QoS要求中的一个或多个。相应地，除OS配置输入外，这些要求由OS输入。

在平台运行时操作期间，存在并行执行且交互以达成低功率链路状态策略的两个循环。如朝向图7的右下部分描绘的，在上游端口712和下游端口714中的一个或二者处由链路业务监视器716监视对应于互连链路710的链路业务。此外，在一个实施例中，还可以监视如较低层级端口块718所描绘的包括链路710的互连层级中的一个或多个较低级处的链路端口。例如，下游端口714可以对应于交换机中的上游端口；相应地，在交换机中的一个或多个下游端口处监视的业务活动可以与要针对链路710实现的低功率链路状态策略相关。然后将从被链路业务监视器716监视的业务得到的链路业务数据转发到低功率链路状态策略块700。例如，链路业务数据可以是在周期性的基础上转发的，或者可以是在检测到链路业务中的适用的改变时转发的。

响应于链路业务数据和其它运行时输入（在适用时），可以调整低功率链路状态策略以增强功率性能同时维持适用的QoS和等待时间要求。例如，这可以通过改变用于确定链路状态中的改变何时适用的低功率链路状态算法中的参数而达成。在运行时期间以持续的方式执行的该确定的结果由决策块720描绘。当要实现链路状态改变（即，决策块720的结果为“是”）时，生成适用的控制信号以达成链路状态中的改变。

取决于特定互连技术，这可以以各种方式实现。例如，在一个实施例中，消息可以接收自或者起源于链路状态控制实体（诸如低功率链路状态策略块700、设备驱动器或功率控制单元（PCU））且被转发到上游端口712和下游端口714中的每一个处的代理，其指示这些端口处的接口降低链路710的功率状态。例如，在一个实施例中，可以将以特定端设备或链路为目标的管理分组经由一个或多个互连链路传播到该设备或链路，其中适用链路接口处的代理（对应于作为目标的设备或链路）可以达成由管理分组中的数据定义的链路状态功率改变。可替换地，对于采用每个端口处的同步时钟信号的互连链路（例如QPI），经由时钟信号分发方案等等的使用，在上游端口712和下游端口714中的每一个处可以关断时钟信号，或者可以降低输入时钟信号速率。要注意，还可以实现用于达成链路状态改变的其它技术，如本领域技术人员将认识到的那样。

在一个实施例中，监视低功率链路状态策略实现的性能，并且可以响应于适用的所监视的性能准则来调整算法逻辑和/或参数。这些操作由性能监视器722和更新低功率链路状态策略逻辑块724描绘（以虚线描绘以指示这些块是可选的）。例如，诸如链路空闲数据、链路功率状态数据、链路业务数据等等的涉及链路710的数据可以被性能监视器722收集且被处理以确定由低功率链路状态策略块700采用的（一个或多个）当前算法是否在适当的级别处执行。如果否，则可以使用由性能监视器722或另一实体实现的逻辑来调整算法的参数或者使当前使用的算法被另一算法替代。例如，低功率链路状态策略块700可以采用具有不同级别的功率节约进取性的多个算法，在所述不同级别的功率节约进取性下，一个算法可能非常进取（关于功率节约），而另一算法可能较为保守。（要注意，单个算法可以经由对由该算法使用的参数的改变来实现各种级别的功率节约进取性；在这种情况下，该算法不会被另一算法替代）。

一般而言，图7中描绘的各种逻辑和块可以经由硬件、固件和/或软件实现。而且，所选块的硬件实现可以是使用分离的功能块来促进的，可以被组合在相同功能块内，或者可以被实现在现有功能单元内。例如，现有PCIe端口架构被配置用于实现常规低功率链路状态功率管理逻辑。这样的PCIe端口架构可以被加强以实现本文所描述的低功率链路状态策略实施例的方面。

图8示出可以用于实现本文所描述的实施例的方面的示例性平台架构800。该平台架构被简化，且为了简洁和清楚仅描绘了所选组件。平台架构800描绘了8核处理器801，其包括耦合到相应高速缓存箱804（标记为Cbo 0-7，也称为CBOX）和末级高速缓存（LLC）806（标记为LLC0-LLC7）的处理器核802（标记为核0-7）。处理器核、Cbo和LLC连接到环形互连808上的节点（未示出）。同样经由对应节点（未示出）连接到环形互连808的是QPI块810、PCIe块812、UBOX（实用箱）814和归属代理（HA）816。

QPI块810包括经由缓冲器820耦合到QPI代理818的QPI接口。PCIE块812经由缓冲器824耦合到PCIE代理822。同时，HA 816耦合到存储器控制器826。QPI代理、PCIe代理和存储器控制器中的每一个被描绘为耦合到对应通信链路，包括QPI代理818耦合到QPI链路830和832，PCIe代理822耦合到PCIe链路834、835和836、以及存储器控制器826耦合到存储器信道838和840。

一般而言，处理器架构800的组件经由各种类型的互连而被互连，为了方便，将所述互连描绘为双头箭头。如上所讨论，在一个实施例中，处理器架构800采用环形互连808。可选地，处理器核以及有关组件和代理可以经由互连构造（例如2D网状互连）而连接。互连可以包括点对点互连（例如QPI、PCIe、IOSF、开放核协议（OCP）等等）以及总线和其它类型的互连结构。

处理器架构800进一步包括功率控制代理（PCU）842。PCU被配置成促进用于处理器801的功率控制方面，诸如将处理器和/或其组件置于各种降低的功率状态中以及通过适用的通信链路将功率状态信息和等待时间信息传送到其它处理器。PCU 842支持到可具有诸如由PCU 842控制的功率状态之类的功率相关方面的平台上的各种组件的全局连接844。这些连接可以部分地或整体地经由UBOX 814所提供的通信设施而促进，UBOX 814经由消息信道846连接到PCU 842。UBOX 814向各种处理器组件（为了清楚起见未示出）提供全局通信连接，且被配置成通过消息信道846转发和接收源自和去往PCU 842的消息。

PCIe代理822包括多个PCIe接口，该多个PCIe接口包括PCIe端口848、850和852。在所图示的示例中，PCIe链路834、835和836分别连接到雷电接口860（PCIe设备0）、PCIe设备1和PCIe设备2的PCIe端口854、856和858。雷电接口860的端口连接到处于平台外部的设备的雷电接口864的端口862。例如，雷电链路可以被用于支持与处于计算机系统外部的诸如PCIe设备和显示设备之类的各种类型的设备的通信。因此，雷电将PCIe扩展到处于平台外部的设备。相应地，本文中的实施例的方面可以用于支持计算机系统与外部设备之间或者计算机系统之间的链路的功率管理。

图8进一步图示了包括操作系统866、应用868、PCIe总线驱动器870以及设备驱动器872、874和876的软件组件。在平台操作期间，使OS 866能够经由PCIe总线驱动器870与端口854、856和858通信，并且使OS 866能够与PCIe设备0、1和2中的端口经由它们相应的设备驱动器872、874和876通信。这使操作系统能够向这些端口中的自适应低功率链路状态进入策略逻辑提供OS配置信息和其它数据。此外，OS 860能够提供针对应用868的应用QoS要求。同时，使用标准PCIe技术直接将设备QoS要求和设备等待时间容限要求从PCIe设备提供到它们的端口。

本文中的实施例提供了与现有技术相比显著的优点。相比于当今使用的默认策略，本文中的实施例的新颖方法采用自适应低功率链路状态策略在可能时（例如轻松的业务和/或宽松的QoS要求）收获功率节约，同时维持链路性能。此外，可以实现该方法以得到用于控制低功率链路状态进入对其适用的各种互连链路或构造，诸如但不限于PCIe、IOSF、QPI和雷电。

在一些实施例中，本发明可以在多种多样的功率控制背景中被厂商所使用。这包括例如由处理器厂商使用以及由其它硬件厂商（例如图形硬件制造商）和OS厂商（针对设备的OS有向功率控制）使用。

尽管已经参考特定实现描述了一些实施例，但是根据一些实施例，其它实现是可能的。此外，在附图中图示的和/或在本文中描述的元件或其它特征的布置和/或顺序不必以所图示和描述的特定方式布置。根据一些实施例，许多其它布置是可能的。

在图中所示的每个系统中，元件在一些情况下可以每一个都具有相同的附图标记或不同的附图标记以暗示所表示的元件可以是不同的和/或类似的。然而，元件可以足够灵活以具有不同的实现且与本文示出或描述的系统中的一些或全部一起工作。在图中示出的各种元件可以是相同或不同的。哪一个被称为第一元件以及哪一个被称为第二元件是任意的。

在说明书和权利要求书中，可以使用术语“耦合”和“连接”连同其派生词。应当理解，这些术语不旨在作为彼此的同义词。而是，在特定实施例中，“连接”可以用于指示两个或更多元件与彼此直接物理或电气接触。“耦合”可以意指两个或更多元件直接物理或电气接触。然而，“耦合”还可以意指两个或更多元件不与彼此直接接触，但仍旧与彼此合作或交互。

算法在这里且一般地被视为导致期望结果的动作或操作的自相一致的序列。这些包括物理量的物理操纵。通常，尽管不是必要的，这些量采取能够被存储、转移、组合、比较和以其它方式操纵的电信号或磁信号的形式。已经证明有时，主要出于共同使用的原因，将这些信号称为位、值、元素、符号、字符、术语、数字等等是方便的。然而，应当理解，所有这些和类似术语要与适当物理量相关联且仅仅是应用于这些量的方便标签。

一些实施例可以以硬件、固件和软件中的一个或组合实现。一些实施例还可以被实现为存储在机器可读介质上的指令，其可以被计算平台读取和施行以执行本文所描述的操作。机器可读介质可以包括用于以机器（例如计算机）可读的形式存储或传输信息的任何机制。例如，机器可读介质可以包括：只读存储器（ROM）；随机存取存储器（RAM）；磁盘存储介质；光学存储介质；闪存设备；电、光、声或其它形式的传播信号（例如载波、红外信号、数字信号、发射和/或接收信号的接口等等）；和其它介质。

实施例是发明的实现或示例。说明书中对“一实施例”、“一个实施例”、“一些实施例”或“其它实施例”的引用意指结合实施例描述的特定特征、结构或特性被包括在至少一些实施例中，但不一定被包括在发明的所有实施例中。各处出现的“一实施例”、“一个实施例”或“一些实施例”不一定都指代相同的实施例。

并非本文所描述和图示的所有组件、特征、结构、特性等都需要被包括在特定的一个或多个实施例中。如果例如说明书陈述了组件、特征、结构或特性“可以”、“可能”、“能够”或“可”被包括，则不要求该特定组件、特征、结构或特性被包括。如果说明书或权利要求书提到“一”或“一个”元件，这不意味着仅存在一个元件。如果说明书或权利要求书提到“附加”元件，这不排除存在多于一个附加元件。

包括摘要中描述的内容在内的本发明的所说明的实施例的以上描述不旨在是穷举的或者将本发明限制到所公开的精确形式。虽然出于说明性目的在本文中描述了本发明的具体实施例和示例，但是在本发明的范围内各种等同修改是可能的，如相关领域技术人员将认识到的那样。

可以按照以上的详细描述对本发明做出这些修改。在所附权利要求中使用的术语不应当被解释成将本发明限制到在说明书和附图中公开的具体实施例。而是，本发明的范围应完全由所附权利要求确定，所附权利要求要依照权利要求阐释的已建立的原则而解释。