用于提高层间电介质中的金属图案的密度的器件制造方法

摘要

一种方法，包括：在半导体衬底的表面上形成晶体管，其中，形成晶体管的步骤包括：形成栅电极；以及形成与栅电极邻近的源极/漏极区域。形成第一金属部件，第一金属部件的至少一部分与栅电极处于相同层级。形成第二金属部件，第二金属部件位于第一金属部件的上方并且与第一金属部件相接触，其中，同时形成第二金属部件。去除第一个第二金属部件，并且通过第三金属部件替换第一个第二金属部件，其中，没有去除第二个第二金属部件。形成第四金属部件，第四金属部件位于栅电极的正上方并且与栅电极相接触，其中，使用相同的金属填充工艺形成第三金属部件和第四金属部件。本发明还提供了一种用于提高层间电介质中的金属图案的密度的器件制造方法。

说明书

技术领域

本发明涉及半导体领域，更具体地，本发明涉及一种用于提高层间电 介质中的金属图案的密度的器件制造方法。

背景技术

所形成的金属图案用于互连半导体衬底上的集成电路器件，该金属图 案的形成通常包括以下工艺：形成介电层；在介电层中形成开口；通过金 属材料填充开口；以及对金属材料进行抛光，从而去除多余的金属材料。 因此，开口中的剩余金属材料形成接触塞、通孔、金属线等。

在用于形成开口的蚀刻工艺和抛光工艺(有时抛光工艺为化学机械抛 光(CMP)工艺)中，金属线的图案密度需要处于一定范围内，从而使得 在整个相应晶圆中存在相对均匀的图案密度。否则，可能产生微负载效应， 并且可能对成品率产生不利影响。例如，在连接至金属栅极的金属部件(有 时称作M0_PO)的形成中，需要在具有等于20μm×20μm的尺寸的任何 芯片面积中，使得M0_PO的图案密度处于1％和约20％之间。如果图案密 度不在该指定范围内，则可能影响蚀刻工艺和抛光工艺的成品率。

然而，难以达到M0_PO图案的密度要求。可能存在有其中不包括 M0_PO图案的较大芯片面积。例如，在二极管(其通常占用较大芯片面积) 和保护环中，可能不存在M0_PO图案。虽然可以将伪M0_PO图案插入这 些区域中，从而提高图案密度，但是所插入的M0_PO图案占用可能另外有 用的芯片面积。因此，伪M0_PO图案的插入导致器件利用率降低。在诸如 I/O单元和静电放电(ESD)电路的这些器件中，器件利用率的降低可能严 重影响电路的ESD能力和闩锁性能(latch-up performance)。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了 一种方法，包括：在半导体衬底的表面上形成晶体管，其中，形成所述晶 体管的步骤包括：形成栅电极；以及形成与所述栅电极邻近的源极/漏极区 域；形成第一金属部件，所述第一金属部件的至少一部分与所述栅电极齐 平；形成第二金属部件，所述第二金属部件位于所述第一金属部件的上方 并且与所述第一金属部件相接触，其中，同时形成所述第二金属部件；去 除第一个第二金属部件，并且通过第三金属部件替换所述第一个第二金属 部件，其中，没有去除第二个第二金属部件；以及形成第四金属部件，所 述第四金属部件位于所述栅电极的正上方并且与所述栅电极相接触，其中， 使用相同的金属填充工艺形成所述第三金属部件和所述第四金属部件。

在该方法中，所述第三金属部件的一部分与所述第四金属部件的一部 分齐平。

在该方法中，所述第一个第二金属部件位于保护环的正上方，其中， 所述保护环为在所述半导体衬底中的阱区域的掺杂表面部分，并且其中， 所述第二个第二金属部件位于选自基本上由在所述半导体衬底中的所述源 极/漏极区域和浅沟槽隔离(STI)区域构成的组的部件的正上方。

在该方法中，所述第一个第二金属部件位于二极管的正上方，并且与 所述二极管电连接，并且其中，所述第二个第二金属部件位于选自基本上 由在所述半导体衬底中的所述源极/漏极区域和浅沟槽隔离区域构成的组 的部件的正上方。

在该方法中，去除和替换所述第一个第二金属部件的步骤包括：蚀刻 所述第一个第二金属部件，从而形成开口；将所述开口的宽度扩大至大于 所述第一个第二金属部件的宽度；将金属材料填充至所述开口中；以及实 施抛光，从而去除所述金属材料的多余部分，其中，所述金属材料剩下的 部分形成所述第三金属部件和所述第四金属部件。

在该方法中，进一步包括：形成金属通孔，所述金属通孔位于所述第 三金属部件和所述第四金属部件上方并且与所述第三金属部件和所述第四 金属部件相接触；以及形成金属线，所述金属线位于所述金属通孔上方并 且与所述金属通孔相接触。

在该方法中，进一步包括：在形成所述栅电极的步骤之后和形成所述 第一金属部件的步骤之前，在所述栅电极上方形成介电层，其中，形成所 述第一金属部件的步骤包括：使用所述介电层作为CMP停止层实施化学机 械抛光(CMP)。

根据本发明的另一方面，还提供了一种方法，包括：形成晶体管，包 括：在半导体衬底上方形成栅电极；以及形成邻近所述栅电极的源极/漏极 区域；在所述半导体衬底的阱区域中形成保护环作为重掺杂区域；在所述 半导体衬底的表面上形成二极管；在所述保护环和所述二极管的上方形成 第一介电层，其中，所述栅电极的至少一部分与所述第一介电层齐平；形 成第一金属部件，其中，所述第一金属部件的每一个的至少一部分位于所 述第一介电层中，并且其中，所述第一金属部件包括：第一个第一金属部 件，位于所述二极管的正上方并且与所述二极管电连接；第二个第一金属 部件，位于所述源极/漏极区域的正上方并且与所述源极/漏极区域电连接； 以及第三个第一金属部件，位于所述保护环的正上方并且与所述保护环电 连接；在所述第一介电层上方形成第二介电层；在所述第二介电层中形成 第二金属部件，其中，所述第二金属部件包括第一个第二金属部件、第二 个第二金属部件、以及第三个第二金属部件，所述第一个第二金属部件、 所述第二个第二金属部件、以及所述第三个第二金属部件分别位于所述第 一个第一金属部件、所述第二个第一金属部件、以及所述第三个第一金属 部件的正上方并且分别与所述第一个第一金属部件、所述第二个第一金属 部件、以及所述第三个第一金属部件电连接；去除所述第一个第二金属部 件和所述第三个第二金属部件中的至少一个，从而至少形成第一开口，其 中，通过所述第一开口暴露出所述第一金属部件中相应的一个；将所述第 二介电层图案化，从而形成第二开口，其中，通过所述第二开口暴露出所 述栅电极的一部分；以及利用金属材料填充所述第一开口和所述第二开口， 从而形成第三金属部件。

在该方法中，在去除步骤中，没有去除所述第二个第二金属部件。

在该方法中，在去除所述第一个第二金属部件和所述第三个第二金属 部件中的至少一个的步骤中，去除了所述第一个第二金属部件和所述第三 个第二金属部件。

在该方法中，进一步包括：在形成所述栅电极的步骤之后和形成所述 第二介电层的步骤之前，在所述栅电极和所述第一介电层上方形成第三介 电层，其中，在形成所述第一金属部件的步骤中，将所述第三介电层用作 抛光停止层。

在该方法中，进一步包括：将所述至少第一开口的宽度扩大至大于所 述相应第一金属部件的宽度，所述相应第一金属部件位于所述第一个第二 金属部件和所述第三个第二金属部件中的至少一个的正下方。

在该方法中，同时实施填充所述第一开口和所述第二开口的步骤。

在该方法中，进一步包括：在所述半导体衬底的浅沟槽隔离(STI)区 域的正上方形成附加栅电极；以及与所述第一个第二金属部件、所述第二 个第二金属部件、以及所述第三个第二金属部件同时形成所述第四个第二 金属部件，其中，在去除步骤期间，没有去除所述第四个第二金属部件。

根据本发明的又一方面，还提供了一种集成电路结构，包括：晶体管， 包括：栅电极，位于半导体衬底上方；以及源极/漏极区域，邻近所述栅电 极；保护环，位于所述半导体衬底的阱区域中；二极管，位于所述半导体 衬底的表面上；第一介电层，位于所述保护环和所述二极管上方，其中， 所述栅电极位于所述第一介电层中；第一金属部件，其中，所述第一金属 部件中的每一个都有至少一部分位于所述第一介电层中，并且其中，所述 第一金属部件包括：第一个第一金属部件，位于所述二极管的正上方并且 与所述二极管电连接；第二个第一金属部件，位于所述源极/漏极区域的正 上方并且与所述源极/漏极区域电连接；以及第三个第一金属部件，位于所 述保护环的正上方并且与所述保护环电连接；第二介电层，位于所述第一 介电层上方；以及第二金属部件，位于所述第二介电层中，其中，所述第 二金属部件包括：第一个第二金属部件、第二个第二金属部件、以及第三 个第二金属部件，所述第一个第二金属部件、所述第二个第二金属部件、 以及所述第三个第二金属部件分别位于所述第一个第一金属部件、所述第 二个第一金属部件、以及所述第三个第一金属部件的正上方并且与所述第 一个第一金属部件、所述第二个第一金属部件、以及所述第三个第一金属 部件相接触，并且其中，所述第二个第二金属部件的宽度与所述第二个第 一金属部件的宽度基本相同，并且其中，所述第一个第二金属部件和所述 第三个第二金属部件中的至少一个具有第一宽度，所述第一宽度大于所述 第一个第一金属部件和所述第三个第一金属部件中相应的一个的第二宽 度。

在该集成电路结构中，所述第一个第二金属部件和所述第三个第二金 属部件的宽度都大于相应的所述第一个第一金属部件和相应的所述第三个 第一金属部件的宽度。

在该集成电路结构中，进一步包括：第三金属部件，位于所述第二介 电层中，其中，所述第三金属部件位于所述栅电极的上方并且与所述栅电 极相接触，并且其中，所述第三金属部件的底面低于所述第二金属部件的 底面。

在该集成电路结构中，所述第一宽度大于所述第二宽度的约125％。

在该集成电路结构中，进一步包括：通孔，位于所述第二金属部件的 正上方并且与所述第二金属部件相接触；以及金属线，位于所述通孔的上 方并且与所述通孔相接触。

在该集成电路结构中，所述第一金属部件包含钨，所述第二金属部件 包含铜。

附图说明

为了更好地理解实施例及其优点，现在将结合附图所进行的以下描述 作为参考，其中：

图1至图8为在根据各种实施例的制造层间电介质(ILD)中的金属互 连图案的中间阶段的横截面图。

具体实施方式

下面，详细讨论本发明的实施例的制造和使用。然而，应该理解，本 实施例提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨 论的具体实施例仅为示例性的，而不用于限制本发明的范围。

根据实施例提供了改进层间电介质(ILD)的金属互连图案的密度的均 匀性的方法，并且提供了所得到的集成电路结构。示出了制造各种实施例 的中间阶段。讨论了实施例的变型例。在全部各种附图和示例性实施例中， 将相同的参考数字用于指定相同的元件。在通篇描述中，可以将标号“M1” 用于指出底部金属层M1的部件，而标号“M0”可以用于指出在金属层 M1下方的金属部件。

参考图1，提供了晶圆10，并且形成所图1所示的部件。晶圆10包括 衬底20，该衬底可以由半导体材料(比如，硅、硅锗等)形成，并且可以 为块状衬底(bulk substrate)或者绝缘体上半导体(SOI)衬底。隔离区域 24可以为浅沟槽隔离(STI)区域，在衬底20中形成该隔离区域。形成各 种器件，该各种器件包括：二极管100、金属氧化物半导体(MOS)器件 (晶体管)200、以及保护环(guard ring)30。二极管100包括阴极和阳极。 在示例性实施例中，二极管100包括：n阱区域102；阳极104，可以为重 掺杂p型(P+)区域；以及阴极106，可以为重掺杂n型(N-)区域。在 可选实施例中，区域102、104、以及106的导电类型可以相反。在所描述 的实施例中，术语“重掺杂”表示大于约10¹⁹/cm³的掺杂浓度。然而，本领 域中的技术人员可以识别“重掺杂”为取决于特定器件类型、技术代、最 小特征尺寸等的技术术语。因此，旨在将术语理解为根据所评估的技术， 并且不仅限于所描述实施例。

MOS器件(晶体管)200包括栅电极202A和源极漏极区域204。在有 源区域(OD)28的上方形成栅电极202A。栅电极202A可以为金属栅极， 但是该栅电极还可以由多晶硅、金属硅化物等形成。在层间电介质(ILD) 26中形成栅电极202A。在实施例中，使用后栅极方法(但是还可以使用先 栅极方法)形成栅电极202A。结果，栅电极202A的顶面与ILD 26的顶面 齐平。在形成栅电极202A时，可以形成栅电极202B，该栅电极可以为伪 栅极，或者可以为连接至另一MOS器件(未示出)的另一栅电极的一部分。 因此，栅电极202A和202B(可选地，称作202)由相同材料形成，并且 可以同时形成这些栅电极。

在衬底20中形成阱区域22和保护环30。在实施例中，阱区域22为n 阱区域，并且保护环30为N+区域。可选地，阱区域22为p阱区域，并且 保护环30为P+区域。保护环30可以形成环，或者可以不形成环，该环围 绕(在晶圆10的俯视图中)集成电路器件(未示出)和/或在其中具有多 个器件的器件区域。

参考图2，在ILD和栅电极202的上方形成介电层32。例如，使用经 过图案化的光刻胶34将介电层32和ILD 26图案化。形成开口36，其中， 阳极/阴极区域104、106、源极/漏极区域204、以及保护环30(或者在区 域104/106/204/30的上方并且与这些区域相接触的硅化物区域25(如果有 的话))具有通过开口36暴露出的部分。接下来，如图3所示，去除光刻 胶34，并且将金属材料填充在开口36中。然后，使用介电层32作为CMP 停止层(抛光停止层)实施化学机械抛光(CMP)。结果，形成金属接触 件/金属线38(可选地，在下文中，称作M0_OD1部件38)。M0_OD1部 件38和栅电极202都具有处于ILD 26中的部分，并且与ILD 26处于相同 层级(level)中。M0_OD1部件38包括位于二极管100的阴极106/阳极 104的正上方的部分；位于MOS器件200的源极/漏极区域204的正上方的 部分；以及位于保护环30的正上方的部分。此外，M0_OD1部件38可以 与掺杂区域104/106/204/30(或者相应的硅化物区域25(如果有的话)) 相接触。在实施例中，M0_OD1部件38由钨或钨合金形成。因此，M0_OD1 部件38的材料可以与栅电极202的材料不同，可以选择具有适当功函数的 材料。

在实施例中，如图2和图3所示，将介电层32用作用于形成M0_OD1 部件38的CMP停止层。因此，在所示的示例性实施例中，M0_OD1部件 38的顶面38TS可以高于栅电极202的顶面202TS。在可选实施例中，略 过介电层32的形成，并且如图2和图3所示，其他工艺基本相同。因此， ILD 26用作CMP停止层，并且因此，M0_OD1部件38的顶面38TS和栅 电极202的顶面202A相互齐平。

图4示出了介电层44的形成和在该介电层44中的金属部件46和48 的形成(下文中，称作M0_OD2部件)。金属部件46和48的形成可以包 括镶嵌工艺，该镶嵌工艺包括：在介电层44中形成开口；将金属材料填充 在介电层44中；以及实施诸如CMP的抛光，从而去除多余材料。金属材 料的保留部分为金属部件46和48。虽然使用相同材料同时形成M0_OD2 部件46和48，但是参考标号48用于表示可能要在随后步骤中蚀刻的部件， 而参考标号46用于表示在随后的步骤中没有蚀刻的部件。在实施例中，在 二极管100的正上方、在保护环30的正上方、或者在二极管100和保护环 30的正上方形成M0_OD2部件48。在MOS器件200的源极/漏极区域204 的正上方形成M0_OD2部件46，并且可能在STI区域24的正上方形成该 部件。在实施例中，M0_OD2部件46和48具有相同的宽度W2，该宽度可 以与下层M0_OD1部件38宽度W1相同。

参考图5，使用光刻胶49作为掩模再次将介电层44进行图案化，其 中，蚀刻M0_OD2部件48，从而形成开口50，并且没有蚀刻M0_OD2部 件46。在实施例中，除了蚀刻M0_OD2部件以外，还蚀刻ILD 44的部分， 从而将开口50的宽度从W2扩大至W3，宽度W3大于W1和W2。在实施 例中，宽度W3大于宽度W1的约125％，或者大于宽度W1的约200％。 然后，去除光刻胶49。

参考图6，形成光刻胶52，并且将该光刻胶图案化，使用图案化的光 刻胶52作为掩模在ILD 44中形成开口54。因此，暴露出栅电极202A。如 果栅电极202B为伪栅电极，则可以不暴露出该栅电极。另外，如果将该栅 电极用于与晶体管的栅极的水平连接，则可以通过任选开口54之一暴露该 栅电极，也可以不通过任选开口54之一暴露该栅电极。然后，去除光刻胶 52。在实施例中，开口50的宽度W3(图5)和开口54的宽度W4基本上 相等，并且还可以大于宽度W1的约125％，或者大于宽度W1的约200％。

图7示出了金属线或塞的形成(在下文中，称作M0_PO部件)56，通 过将诸如铜或铜合金的金属材料填充在开口50和54中来形成该金属线或 塞，并且实施CMP，从而去除多余的材料。可以发现，蚀刻M0_OD2部件 48(图4)，从而形成开口50(图5)，使得M0_PO部件56的图案密度 增大，该部件位于二极管100和保护环30的正上方的区域中。二极管100 和保护环可能为具有M0_PO部件的低密度的区域。因此，在实施例中，增 加了位于二极管100和保护环30的正上方的M0_PO部件56的图案密度， 这有助于用于形成M0_PO部件56的CMP工艺。在实施例中，可以将确定 哪些蚀刻M0_OD1部件纳入考虑范围，以得到M0_PO部件56的期望图案 密度，该图案期望密度可以下降到具有等于20μm×20μm的尺寸的任何芯 片区域中的1％和20％的范围内。

在形成介电层32的实施例中，M0_PO部件56位于源极/漏极区域204 和STI区域24正上方，该M0_PO部件可以具有与介电层32的底面32B 齐平的底面。另一方面，M0_PO部件56位于二极管100和保护环30的正 上方，该M0_PO部件可以具有与介电层32的顶面32A齐平的底面。可以 发现，与具有正方形俯视图形状的传统接触塞相比较，M0_PO部件56可 以形成水平线。M0_PO部件56与传统M1部件(在金属层M1中)区别开， 其中，一些M0_PO部件56与诸如202A的晶体管的栅电极顶面202TS相 接触，而M1金属部件与晶体管的栅电极垂直间隔开。部件56的顶面可以 相互齐平。M0_PO部件56可以由基本纯铜或铜合金形成。

图8示出了在底部金属层M1中的蚀刻停止层61、M0通孔58、以及 金属线60的形成。在介电层62中形成M0通孔58和金属线60，其中，介 电层62可以由低k介电材料形成，例如，该介电材料具有小于约3.0，或 者小于约2.5的k值。可以使用双镶嵌工艺可形成M0通孔58和金属线60， 因此，在M0通孔58和相应的上层金属线60之间没有形成明显的界面。 在可选实施例中，可以使用单镶嵌工艺形成M0通孔58，并且还使用单镶 嵌工艺形成金属线60。在随后工艺中，可以在金属层M1的上方形成更多 金属层(未示出)。

通过使用实施例，首先形成M0_OD2部件48(图4)的部分，该M0_OD2 部件的部分位于二极管100和保护环30的正上方，因此，有助于改进用于 形成M0_OD2部件的图案密度。在随后的M0_OD2部件48的蚀刻和通过 M0_PO部件56替换M0_OD2部件48中，通过去除M0_OD2部件48所形 成的开口还有助于增大M0_OD2部件56的图案密度。

根据实施例，一种方法，包括：在半导体衬底的表面上形成晶体管， 其中，形成晶体管的步骤包括：形成栅电极；以及形成与栅电极邻近的源 极/漏极区域；形成第一金属部件，第一金属部件的至少一部分与栅电极处 于相同层级；形成第二金属部件，第二金属部件位于第一金属部件的上方 并且与第一金属部件相接触，其中，同时形成第二金属部件；去除第一个 第二金属部件，并且通过第三金属部件替换第一个第二金属部件，其中， 没有去除第二个第二金属部件；以及形成第四金属部件，第四金属部件位 于栅电极的正上方并且与栅电极相接触，其中，使用相同的金属填充工艺 形成第三金属部件和第四金属部件。

根据其他实施例，一种方法，包括：形成晶体管，包括：在半导体衬 底上方形成栅电极；以及形成邻近栅电极的源极/漏极区域；在半导体衬底 的阱区域中形成保护环作为重掺杂区域；在半导体衬底的表面上形成二极 管；在保护环和二极管的上方形成第一介电层，其中，栅电极的至少一部 分与第一介电层齐平；形成第一金属部件，其中，第一金属部件的每一个 的至少一部分位于第一介电层中，并且其中，第一金属部件包括：第一个 第一金属部件，位于二极管的正上方并且与二极管电连接；第二个第一金 属部件，位于源极/漏极区域的正上方并且与源极/漏极区域电连接；以及第 三个第一金属部件，位于保护环的正上方并且与保护环电连接；在第一介 电层上方形成第二介电层；在第二介电层中形成第二金属部件，其中，第 二金属部件包括第一个第二金属部件、第二个第二金属部件、以及第三个 第二金属部件，第一个第二金属部件、第二个第二金属部件、以及第三个 第二金属部件分别位于第一个第一金属部件、第二个第一金属部件、以及 第三个第一金属部件的正上方并且分别与第一个第一金属部件、第二个第 一金属部件、以及第三个第一金属部件相接触；去除第一个第二金属部件 和第三个第二金属部件中的至少一个，从而至少形成第一开口，其中，通 过第一开口暴露出第一金属部件中相应的一个；将第二介电层图案化，从 而形成第二开口，其中，通过第二开口暴露出栅电极的一部分；以及利用 金属材料填充第一开口和第二开口，从而形成第三金属部件。

根据另外的其他实施例，一种集成电路结构，包括：晶体管，包括： 栅电极，位于半导体衬底上方；以及源极/漏极区域，邻近栅电极；保护环， 位于半导体衬底的阱区域中；二极管，位于半导体衬底的表面上；第一介 电层，位于保护环和二极管上方，其中，栅电极位于第一介电层中；第一 金属部件，其中，第一金属部件中的每一个都有至少一部分位于第一介电 层中，并且其中，第一金属部件包括：第一个第一金属部件，位于二极管 的正上方并且与二极管电连接；第二个第一金属部件，位于源极/漏极区域 的正上方并且与源极/漏极区域电连接；以及第三个第一金属部件，位于保 护环的正上方并且与保护环电连接；第二介电层，位于第一介电层上方； 以及第二金属部件，位于第二介电层中，其中，第二金属部件包括：第一 个第二金属部件、第二个第二金属部件、以及第三个第二金属部件，第一 个第二金属部件、第二个第二金属部件、以及第三个第二金属部件分别位 于第一个第一金属部件、第二个第一金属部件、以及第三个第一金属部件 的正上方并且与第一个第一金属部件、第二个第一金属部件、以及第三个 第一金属部件相接触，并且其中，第二个第二金属部件的宽度与第二个第 一金属部件的宽度基本相同，并且其中，第一个第二金属部件和第三个第 二金属部件中的至少一个具有第一宽度，第一宽度大于第一个第一金属部 件和第三个第一金属部件中相应的一个的第二宽度。

尽管已经详细地描述了本实施例及其优势，但应该理解，可以在不背 离所附权利要求限定的本实施例的主旨和范围的情况下，做各种不同的改 变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、 机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普 通技术人员应理解，通过本发明，现有的或今后开发的用于执行与本文所 述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造， 材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要 求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的 范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实 施例的组合在本发明的范围内。