雷达回波信号高精度距离模拟方法、装置及目标模拟器

摘要

本发明提出一种目标模拟器的雷达回波信号高精度距离模拟方法、装置及目标模拟器，该方法包括：接收雷达信号，并根据预设目标距离计算雷达回波信号的延迟量；对雷达信号的频率进行下变频；对低中频的雷达信号进行AD采样；对数字化雷达信号进行下变频；根据雷达回波信号的延迟量和数字系统处理时钟对零中频的数字化雷达信号进行粗延时；根据AD采样时钟对数字化雷达信号进行精延时。根据本发明的实施例，进行精延时后的延迟精度可位于1纳秒之内，能够满足引信目标模拟的需要。

说明书

技术领域

本发明涉及雷达射频仿真技术领域，特别涉及一种目标模拟器的雷达回波信号高精度 距离模拟方法。模拟装置以及具有该模拟装置的目标模拟器。

背景技术

传统的目标模拟器对于目标距离的模拟是通过对雷达回波进行延时实现的。延时的精 度一般均是按照基带处理系统的主频来实现的，对于现阶段的FPGA器件而言，运行比较 稳定的系统时钟频率为300MHz，这样，可实现的延迟精度为3.33ns，可实现的距离分辨率 为0.5m。这个精度对于大多数导引头目标模拟是足够的，但是对于引信目标模拟就显得有 所不足。

发明内容

本发明旨在至少解决上述技术问题之一。

为此，本发明的一个目的在于提出一种目标模拟器的雷达回波信号高精度距离模拟方 法，该方法可使目标模拟器的延迟精度满足引信目标模拟的精度需求。

本发明的另一目的在于提出一种目标模拟器的雷达回波信号高精度距离模拟装置。

本发明的再一目的在于提出一种目标模拟器。

为了实现上述目的，本发明第一方面的实施例提供了一种目标模拟器的雷达回波信号 高精度距离模拟方法，包括如下步骤：S1：目标模拟器接收雷达信号，并根据预设目标距 离计算所述目标模拟器中雷达回波信号的延迟量；S2：对所述雷达信号的频率进行下变频 至频率为低中频的雷达信号；S3：对所述低中频的雷达信号进行AD采样得到数字化雷达 信号；S4：对所述数字化雷达信号进行下变频至频率为零中频的数字化雷达信号；S5：根 据所述雷达回波信号的延迟量和数字系统处理时钟对所述零中频的数字化雷达信号进行粗 延时，其中，所述延迟精度为数字系统的时钟周期；以及S6：根据AD采样时钟对进行粗 延时后的零中频的数字化雷达信号进行精延时以使所述精延时后的零中频的数字化雷达信 号的延迟量与所述目标模拟器中雷达回波信号的延迟量的差值小于AD采样时钟的时钟周 期，其中，所述数字系统的时钟周期大于所述AD采样时钟的时钟周期。

根据本发明上述实施例的目标模拟器的雷达回波信号高精度距离模拟方法还可以具有 如下附加的技术特征：

在一些示例中，所述数字系统处理时钟的时钟周期为所述AD采样时钟的时钟周期的 N倍，其中N为大于1的整数。

在一些示例中，所述数字系统处理时钟的时钟周期为所述AD采样时钟的时钟周期的4 倍。

在一些示例中，所述步骤S5进一步包括：判断所述雷达回波信号的延迟量是否小于所 述数字系统处理时钟的时钟周期；如果所述雷达回波信号的延迟量小于所述数字系统处理 时钟的时钟周期，则不对所述零中频的数字化雷达信号进行粗延时；如果所述雷达回波信 号的延迟量大于或等于所述数字系统处理时钟的时钟周期，则将所述雷达回波信号的延迟 量除以所述数字系统处理时钟的时钟周期，并对所述零中频的数字化雷达信号进行N个所 述数字系统的时钟周期的粗延时，其中，N为所述雷达回波信号的延迟量除以所述数字系 统处理时钟的时钟周期的做除结果中的整数部分。

在一些示例中，所述步骤S6进一步包括：如果判断所述雷达回波信号的延迟量小于所 述数字系统处理时钟的时钟周期，则计算所述雷达回波信号的延迟量除以所述AD采样时 钟的时钟周期，并对所述零中频的数字化雷达信号进行X个所述AD采样时钟周期的精延 时，其中，X为所述雷达回波信号的延迟量除以所述AD采样时钟的时钟周期的做除结果 中的整数部分；否则在对所述零中频的数字化雷达信号进行粗延时结束后，获取所述雷达 回波信号的延迟量除以所述数字系统处理时钟的时钟周期的做除结果中的余数部分，并计 算所述余数部分除以所述AD采样时钟的时钟周期，并对所述零中频的数字化雷达信号进 行Y个所述AD采样时钟周期的精延时，其中，Y为所述余数部分除以所述AD采样时钟 的时钟周期的做除结果中的整数部分。

在一些示例中，所述数字系统处理时钟的时钟频率为300MHz，所述AD采样时钟的 时钟频率为1.2GHz。

本发明第二方面的实施例提供了一种目标模拟器的雷达回波信号高精度距离模拟装 置，包括：控制字接收模块，用于接收预设的雷达回波信号的延迟量；下变频模块，用于 对所述雷达信号的频率进行下变频至频率为低中频的雷达信号；AD采样模块，用于对所述 低中频的雷达信号进行AD采样得到数字化雷达信号；正交下变频模块，用于对所述数字 化雷达信号进行下变频至频率为零中频的数字化雷达信号；粗延时模块，用于根据所述雷 达回波信号的延迟量和数字系统处理时钟对所述零中频的数字化雷达信号进行粗延时，其 中，所述延迟精度为数字系统的时钟周期；以及精延时模块，用于根据AD采样时钟对进 行粗延时后的零中频的数字化雷达信号进行精延时以使所述精延时后的零中频的数字化雷 达信号的延迟量与所述目标模拟器中雷达回波信号的延迟量的差值小于AD采样时钟的时 钟周期，其中，所述数字系统的时钟周期大于所述AD采样时钟的时钟周期。

另外，根据本发明上述实施例的目标模拟器还可以具有如下附加的技术特征：

在一些示例中，所述数字系统处理时钟的时钟周期为所述AD采样模块的AD采样时 钟的时钟周期的N倍，其中N为大于1的整数。

在一些示例中，所述数字系统处理时钟的时钟周期为所述AD采样模块的AD采样时 钟的时钟周期的4倍。

在一些示例中，所述粗延时模块用于判断所述雷达回波信号的延迟量是否小于所述数 字系统处理时钟的时钟周期，如果所述雷达回波信号的延迟量小于所述数字系统处理时钟 的时钟周期，则不对所述零中频的数字化雷达信号进行粗延时，如果所述雷达回波信号的 延迟量大于或等于所述数字系统处理时钟的时钟周期，则将所述雷达回波信号的延迟量除 以所述数字系统处理时钟的时钟周期，并对所述零中频的数字化雷达信号进行N个所述数 字系统的时钟周期的粗延时，其中，N为所述雷达回波信号的延迟量除以所述数字系统处 理时钟的时钟周期的做除结果中的整数部分。

在一些示例中，所述精延时模块用于在判断所述雷达回波信号的延迟量小于所述数字 系统处理时钟的时钟周期时，计算所述雷达回波信号的延迟量除以所述AD采样时钟的时 钟周期，并对所述零中频的数字化雷达信号进行X个所述AD采样时钟周期的精延时，其 中，X为所述雷达回波信号的延迟量除以所述AD采样时钟的时钟周期的做除结果中的整 数部分，或者，在对所述零中频的数字化雷达信号进行粗延时结束后，获取所述雷达回波 信号的延迟量除以所述数字系统处理时钟的时钟周期的做除结果中的余数部分，并计算所 述余数部分除以所述AD采样时钟的时钟周期，并对所述零中频的数字化雷达信号进行Y 个所述AD采样时钟周期的精延时，其中，Y为所述余数部分除以所述AD采样时钟的时 钟周期的做除结果中的整数部分。

在一些示例中，所述数字系统处理时钟的时钟频率为300MHz，所述AD采样模块的 AD采样时钟的时钟频率为1.2GHz。

根据本发明实施例的目标模拟器的雷达回波信号高精度距离模拟方法及模拟装置，利 用AD采样时钟实现对引信目标模拟器延时精度小于1ns。根据引信目标模拟的特点，对接 收到的雷达信号进行下变频变至低中频后，利用AD对信号进行高速采样，在数字域进行 下变频变至零中频后首先采用FPGA处理时钟（3.33ns）对信号进行粗延时，再利用AD采 样时钟（1.2G）通过对信号进行移位来实现精延时，此时可实现的延时精度为 1/1.2G=0.833ns，其延时精度能够满足引信目标模拟的需求。

本发明第三发明的实施例提出了一种目标模拟器，包括：上述第二方面实施例所述的 目标模拟器的雷达回波信号高精度距离模拟装置。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明 显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显 和容易理解，其中：

图1为本发明实施例的目标模拟器的雷达回波信号高精度距离模拟方法的流程图；

图2为本发明实施例的目标模拟器的雷达回波信号高精度距离模拟方法的原理图；

图3为本发明实施例的目标模拟器的雷达回波信号高精度距离模拟方法中精延时的原 理框图；以及

图4为本发明实施例的目标模拟器的雷达回波信号高精度距离模拟装置的结构图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同 或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描 述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、 “后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为 基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗 示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对 本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相 对重要性。

以下结合附图首先描述根据本发明实施例的目标模拟器的雷达回波信号高精度距离模 拟方法。

参考图1，本发明实施例的目标模拟器的雷达回波信号高精度距离模拟方法，包括如 下步骤：

步骤S101，目标模拟器接收雷达信号，并根据预设目标距离计算目标模拟器中雷达回 波信号的延迟量。

步骤S102，对雷达信号的频率进行下变频至频率为低中频的雷达信号。即将雷达信号 下变频至低中频。

步骤S103，对低中频的雷达信号进行AD采样得到数字化雷达信号。例如通过高速 AD对低中频的雷达信号进行采样，即模拟信号转换为数字信号。在该实例中，高速AD的 时钟频率相对较高，例如AD采样时钟的时钟频率为1.2GHz。

步骤S104，对数字化雷达信号进行下变频至频率为零中频的数字化雷达信号。换言之， 在数字域再次对数字化雷达信号进行下变频，变至零中频。

步骤S105，根据雷达回波信号的延迟量和数字系统处理时钟对零中频的数字化雷达信 号进行粗延时，其中，延迟精度为数字系统的时钟周期。数字系统例如采用FPGA器件， 通常而言，运行比较稳定的数字系统的时钟频率为300MHz，即数字系统处理时钟的时钟 频率为300MHz，在该实例中，由于数字系统的时钟频率为300MHz，因此，通过数字系统 进行粗延迟的延迟量的精度为3.33ns，可实现的距离分辨率为0.5m。

综上可知，对零中频的数字化雷达信号向目标模拟器中雷达回波信号的延迟量（即目 标延迟量）进行粗延时后，其与目标延迟量的精度差只能保证小于3.33ns。

具体而言，粗延迟可采用如下步骤实现：

1、判断雷达回波信号的延迟量是否小于数字系统处理时钟的时钟周期；

2、如果雷达回波信号的延迟量小于数字系统处理时钟的时钟周期，则不对零中频的数 字化雷达信号进行粗延时；

3、如果雷达回波信号的延迟量大于或等于数字系统处理时钟的时钟周期，则将雷达回 波信号的延迟量除以数字系统处理时钟的时钟周期，并对零中频的数字化雷达信号进行N 个数字系统的时钟周期的粗延时，其中，N为雷达回波信号的延迟量除以数字系统处理时 钟的时钟周期的做除结果中的整数部分。

步骤S106，根据AD采样时钟对进行粗延时后的零中频的数字化雷达信号进行精延时 以使精延时后的零中频的数字化雷达信号的延迟量与目标模拟器中雷达回波信号的延迟量 的差值小于AD采样时钟的时钟周期，其中，数字系统的时钟周期大于AD采样时钟的时 钟周期。在本发明的一个实施例中，数字系统处理时钟的时钟周期为AD采样时钟的时钟 周期的N倍，其中N为大于1的整数。进一步地，在本发明的示例中，数字系统处理时钟 的时钟周期为AD采样时钟的时钟周期的4倍，即AD采样时钟的时钟频率为1.2GHz为数 字系统处理时钟的时钟频率300MHz的4倍。因此，通过精延时，延时精度可为 1/1.2G=0.833ns。

由于在上面的一个示例中，对零中频的数字化雷达信号向目标模拟器中雷达回波信号 的延迟量（即目标延迟量）进行粗延时后，其与目标延迟量的精度差只能保证小于3.33ns。 因此，为了满足引信目标模拟的需要，应进行精延时，以使延迟精度为0.833ns。具体地， 精延时的步骤如下：

1、如果判断所述雷达回波信号的延迟量小于所述数字系统处理时钟的时钟周期，则计 算所述雷达回波信号的延迟量除以所述AD采样时钟的时钟周期，并对所述零中频的数字 化雷达信号进行X个所述AD采样时钟周期的精延时，其中，X为所述雷达回波信号的延 迟量除以所述AD采样时钟的时钟周期的做除结果中的整数部分。

2、否则在对所述零中频的数字化雷达信号进行粗延时结束后，获取所述雷达回波信号 的延迟量除以所述数字系统处理时钟的时钟周期的做除结果中的余数部分，并计算所述余 数部分除以所述AD采样时钟的时钟周期，并对所述零中频的数字化雷达信号进行Y个所 述AD采样时钟周期的精延时，其中，Y为所述余数部分除以所述AD采样时钟的时钟周 期的做除结果中的整数部分。

为了对本发明实施例有更加清楚的理解，下面以具体例子进行说明。

【实施例1】

数字系统，即粗延时采用FPGA器件，数字系统处理时钟频率采用300MHz，AD采样， 即精延时采用时钟频率为1.2GHz。

参考图2，通过数字系统进行粗延时的步骤为：首先对接收到的雷达信号进行下变频， 变至低中频后通过高速AD对信号进行采样。在数字域再次对信号进行下变频，变至零中 频后，利用数字系统处理时钟对信号进行粗延时，其实现过程如图2所示。

具体地粗延时的步骤如下：

1、对延迟量进行除4处理，整数部分为粗延时的延时量，余数部分为精延时的延时量。 这里，假设精延时的延时精度为基本单位，为1，则由于精延时的延时精度为粗延时的延 时精度的4倍，因此，将延迟量进行除4处理。这里的延迟量即为零中频的数字化雷达信 号需要延迟的延迟量。

2、设置一个时间计数器，按时钟节拍不断计数，代表时间刻度。在每个脉冲上升沿的 时候把此时的时间纪录下来，存入一个参数RAM里面；在每个波门信号为高时，对脉冲 进行计数，在脉冲下降沿时，把记得的脉宽值记录下来，存入一个参数RAM里面。

3、输入的波门信号为高时，将脉冲信号存入存储器（片内或片外）。

4、根据记录的起始时间、脉宽值和输入的延时值，经过特定的延时，把存入RAM的 脉冲数据读出来。

此时，延迟的精度为1个时钟节拍（3.33ns）。

精延时的延时步骤如下：

在粗延时的基础上，利用AD采样时钟（1.2G）通过对信号进行移位来实现精延时， 此时可实现的延时精度为1/1.2G=0.833ns。具体实现方法为：

由于精延时所使用的AD采样时钟（1.2GHz）是粗延时使用的系统时钟（300MHz）的 4倍，因此，精延时量只能是1、2、3、4中的一种。

1、如果需要进行精延时的延时量为0，说明延迟量为粗延时的整数倍，不需要进行精 延时，四路并行输出的数据不需要进行移位操作，图2中的移位（精延时）模块将完成如 下操作：

$\left(\begin{array}{c}\mathrm{dout}\_I\left(4N\right)=\mathrm{delay}\_I\left(4N\right)\\ \mathrm{dout}\_Q\left(4N\right)=\mathrm{delay}\_Q\left(4N\right)\\ \mathrm{dout}\_I(4N+1)=\mathrm{delay}\_I(4N+1)\\ \mathrm{dout}\_Q(4N+1)=\mathrm{delay}\_Q(4N+1)\\ \mathrm{dout}\_I(4N+2)=\mathrm{delay}\_I(4N+2)\\ \mathrm{dout}\_Q(4N+2)=\mathrm{delay}\_Q(4N+2)\\ \mathrm{dout}\_I(4N+3)=\mathrm{dela}\_I(4N+3)\\ \mathrm{dout}\_Q(4N+3)=\mathrm{delay}\_Q(4N+3)\end{array}\right)---\left(1\right)$

结果如图3中“精延时=0”部分所示。

2、如果需要进行精延时的延时量为1，图2中的移位（精延时）模块将完成如下操作：

$\left(\begin{array}{c}\mathrm{dout}\_I\left(4N\right)=\mathrm{delay}\_I(4N-1)\\ \mathrm{dout}\_Q\left(4N\right)=\mathrm{delay}\_Q(4N-1)\\ \mathrm{dout}\_I(4N+1)=\mathrm{delay}\_I\left(4N\right)\\ \mathrm{dout}\_Q(4N+1)=\mathrm{delay}\_Q\left(4N\right)\\ \mathrm{dout}\_I(4N+2)=\mathrm{delay}\_I(4N+1)\\ \mathrm{dout}\_Q(4N+2)=\mathrm{delay}\_Q(4N+1)\\ \mathrm{dout}\_I(4N+3)=\mathrm{dela}\_I(4N+2)\\ \mathrm{dout}\_Q(4N+3)=\mathrm{delay}\_Q(4N+2)\end{array}\right)---\left(2\right)$

延时的结果如图3中“精延时=1”部分所示；

3、如果需要进行精延时的延时量为2，图2中的移位（精延时）模块将完成如下操作：

$\left(\begin{array}{c}\mathrm{dout}\_I\left(4N\right)=\mathrm{delay}\_I(4N-2)\\ \mathrm{dout}\_Q\left(4N\right)=\mathrm{delay}\_Q(4N-2)\\ \mathrm{dout}\_I(4N+1)=\mathrm{delay}\_I(4N-1)\\ \mathrm{dout}\_Q(4N+1)=\mathrm{delay}\_Q(4N-1)\\ \mathrm{dout}\_I(4N+2)=\mathrm{delay}\_I\left(4N\right)\\ \mathrm{dout}\_Q(4N+2)=\mathrm{delay}\_Q\left(4N\right)\\ \mathrm{dout}\_I(4N+3)=\mathrm{dela}\_I(4N+1)\\ \mathrm{dout}\_Q(4N+3)=\mathrm{delay}\_Q(4N+1)\end{array}\right)---\left(3\right)$

延时的结果如图3中“精延时=2”部分所示；

4、如果需要进行精延时的延时量为3，图2中的移位（精延时）模块将完成如下操作：

$\left(\begin{array}{c}\mathrm{dout}\_I\left(4N\right)=\mathrm{delay}\_I(4N-3)\\ \mathrm{dout}\_Q\left(4N\right)=\mathrm{delay}\_Q(4N-3)\\ \mathrm{dout}\_I(4N+1)=\mathrm{delay}\_I(4N-2)\\ \mathrm{dout}\_Q(4N+1)=\mathrm{delay}\_Q(4N-2)\\ \mathrm{dout}\_I(4N+2)=\mathrm{delay}\_I(4N-1)\\ \mathrm{dout}\_Q(4N+2)=\mathrm{delay}\_Q(4N-1)\\ \mathrm{dout}\_I(4N+3)=\mathrm{dela}\_I\left(4N\right)\\ \mathrm{dout}\_Q(4N+3)=\mathrm{delay}\_Q\left(4N\right)\end{array}\right)---\left(4\right)$

延时的结果如图3中“精延时=3”部分所示。

通过以上精延时，延时精度为1/1.2G=0.833ns。满足了引信目标模拟的需求。。

根据本发明实施例的目标模拟器的雷达回波信号高精度距离模拟方法，利用AD采样 时钟实现对引信目标模拟器延时精度小于1ns。根据引信目标模拟的特点，对接收到的雷达 信号进行下变频变至低中频后，利用AD对信号进行高速采样，在数字域进行下变频变至 零中频后首先采用FPGA处理时钟（3.33ns）对信号进行粗延时，再利用AD采样时钟（1.2G） 通过对信号进行移位来实现精延时，此时可实现的延时精度为1/1.2G=0.833ns，其延时精度 能够满足引信目标模拟的需求。

参考图4，本发明的进一步实施例提出一种目标模拟器的雷达回波信号高精度距离模 拟装置300，包括：控制字接收模块310、下变频模块320、AD采样模块330、正交下变频 模块340、粗延时模块350和精延时模块360。其中：

控制字接收模块310用于接收预设的雷达回波信号的延迟量。下变频模块320用于对 雷达信号的频率进行下变频至频率为低中频的雷达信号。AD采样模块330用于对所述低中 频的雷达信号进行AD采样得到数字化雷达信号。正交下变频模块340用于对所述数字化 雷达信号进行下变频至频率为零中频的数字化雷达信号。粗延时模块350用于根据所述雷 达回波信号的延迟量和数字系统处理时钟对所述零中频的数字化雷达信号进行粗延时，其 中，所述延迟精度为数字系统的时钟周期。精延时模块360用于根据AD采样时钟对进行 粗延时后的零中频的数字化雷达信号进行精延时以使所述精延时后的零中频的数字化雷达 信号的延迟量与所述目标模拟器中雷达回波信号的延迟量的差值小于AD采样时钟的时钟 周期，其中，所述数字系统的时钟周期大于所述AD采样时钟的时钟周期。

进一步地，数字系统处理时钟的时钟周期为所述AD采样模块的AD采样时钟的时钟 周期的N倍，其中N为大于1的整数。优选地，数字系统处理时钟的时钟周期为所述AD 采样模块的AD采样时钟的时钟周期的4倍。

在本发明的一个实施例中，粗延时模块350用于判断所述雷达回波信号的延迟量是否 小于所述数字系统处理时钟的时钟周期，如果所述雷达回波信号的延迟量小于所述数字系 统处理时钟的时钟周期，则不对所述零中频的数字化雷达信号进行粗延时，如果所述雷达 回波信号的延迟量大于或等于所述数字系统处理时钟的时钟周期，则将所述雷达回波信号 的延迟量除以所述数字系统处理时钟的时钟周期，并对所述零中频的数字化雷达信号进行 N个所述数字系统的时钟周期的粗延时，其中，N为所述雷达回波信号的延迟量除以所述 数字系统处理时钟的时钟周期的做除结果中的整数部分。

进一步地，精延时模块360用于在判断所述雷达回波信号的延迟量小于所述数字系统 处理时钟的时钟周期时，计算所述雷达回波信号的延迟量除以所述AD采样时钟的时钟周 期，并对所述零中频的数字化雷达信号进行X个所述AD采样时钟周期的精延时，其中， X为所述雷达回波信号的延迟量除以所述AD采样时钟的时钟周期的做除结果中的整数部 分，或者，在对所述零中频的数字化雷达信号进行粗延时结束后，获取所述雷达回波信号 的延迟量除以所述数字系统处理时钟的时钟周期的做除结果中的余数部分，并计算所述余 数部分除以所述AD采样时钟的时钟周期，并对所述零中频的数字化雷达信号进行Y个所 述AD采样时钟周期的精延时，其中，Y为所述余数部分除以所述AD采样时钟的时钟周 期的做除结果中的整数部分。

在本发明的一些示例中，数字系统处理时钟的时钟频率为300MHz，AD采样模块的 AD采样时钟的时钟频率为1.2GHz。

根据本发明实施例的目标模拟器的雷达回波信号高精度距离模拟装置，利用AD采样 时钟实现对引信目标模拟器延时精度小于1ns。根据引信目标模拟的特点，对接收到的雷达 信号进行下变频变至低中频后，利用AD对信号进行高速采样，在数字域进行下变频变至 零中频后首先采用FPGA处理时钟（3.33ns）对信号进行粗延时，再利用AD采样时钟（1.2G） 通过对信号进行移位来实现精延时，此时可实现的延时精度为1/1.2G=0.833ns，其延时精度 能够满足引信目标模拟的需求。

本发明的进一步实施例还提出了一种目标模拟器，包括如上述实施例所述的目标模拟 器的雷达回波信号高精度距离模拟装置。

另外，根据本发明实施例的目标模拟器的其它构成以及作用对于本领域的技术人员而 言都是已知的，此处不做赘述。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、 “连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可 以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以 是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在 本发明中的具体含义。

在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实 现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令 执行系统、装置或设备（如基于计算机的系统、包括处理器的系统或其他可以从指令执行 系统、装置或设备取指令并执行指令的系统）使用，或结合这些指令执行系统、装置或设 备而使用。就本说明书而言，“计算机可读介质”可以是任何可以包含、存储、通信、传播 或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用 的装置。

计算机可读介质的更具体的示例（非穷尽性列表）包括以下：具有一个或多个布线的 电连接部（电子装置），便携式计算机盘盒（磁装置），随机存取存储器（RAM），只读存 储器（ROM），可擦除可编辑只读存储器（EPROM或闪速存储器），光纤装置，以及便携 式光盘只读存储器（CDROM）。另外，计算机可读介质甚至可以是可在其上打印所述程序 的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、 解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算 机存储器中。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实 施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或 固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下 列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路 的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列（PGA），现 场可编程门阵列（FPGA）等。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、 或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包 含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定 指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的 一个或多个实施例或示例中以合适的方式结合。

尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离 本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发 明的范围由权利要求及其等同物限定。