低密度奇偶校验码与连续相位调制系统中的自适应迭代接收机

摘要

本发明提供的是一种低密度奇偶校验码与连续相位调制系统中的自适应迭代接收机。包括接收天线（8）、CPM解调器（9）、CPM软输入软输出模块（10）、解随机交织器（11）、加权处理模块（12）、LDPC码软输入软输出模块（13）、随机交织器（2）、符号改变率判断模块（14）、开关电路（15）和比特判决器（16）。加权处理模块（12）和符号改变率判断模块（14）的引入与联合应用。根据瑞利衰落信道的变化情况，该接收机自适应设置迭代次数，避免迭代过程进入正反馈状态，自动使迭代检测停止在较小误比特率的位置上，减少平均迭代次数，节省迭代检测时间，提高系统的收敛性、可靠性、实时性。同时，本发明还具有性能可靠、复杂度低、易于维护等优点，在卫星、深空等通信中具有推广应用价值。

说明书

技术领域

本发明涉及一种应用于低密度奇偶校验(Low Density Parity Check Code，LDPC)码与连续相位调制(Continuous Phase Modulation，CPM)串行级联系统的自适应迭代检测接收机，尤其涉及一种在瑞利(Rayleigh)衰落信道下能提高信号检测收敛性、可靠性、实时性的迭代处理接收机。 

背景技术

卫星通信业务日趋繁忙，通信容量迅速增加，致使射频频谱非常拥挤，带宽资源日趋紧张。因此采用高效的调制方式提高系统带宽利用率成为必然。CPM是一类能够满足上述要求的先进调制技术，具有高效的频带与功率利用率，是一种具有记忆性的调制方式，避免了相位的跳越变化，使CPM信号具有很窄的频谱。这些优越的特性使CPM尤其适合于需要使用非线性功率放大器的卫星通信系统。 

卫星通信具有传输距离远、信号能量衰减大等特点，通常工作于瑞利衰落信道环境中，信号能量进一步下降，在低信噪比条件下，如何设计一个基于CPM的高效编码方案，是下一代卫星通信体制研究的一个热点。目前，研究比较成熟的是卷积码与CPM构成的串行级联系统(Serially Concatenated CPM，SCCPM)，但该系统在瑞利衰落信道下的收敛门限大大高于Shannon限。为了降低收敛门限，本发明引入LDPC码作为外码。 

LDPC-CPM系统在数据帧长度较短时，迭代检测过程存在正反馈现象，即随着迭代次数的增加，误比特率性能反而变差，而且在瀑布区更为严重。Turbo码、串行级联卷积码(Serially Concatenated Convolutional Code，SCCC)和SCCPM系统中都存在类似的现象，现有技术的解决办法如下：《Electronic Letters》发表的《Improving Turbo codes by control of transient chaos in Turbo-decoding algorithms》提出了一种应用于Turbo码的基于加权外信息交换的方法，相比直接外信息交换法，该方法可有效地提高系统的收敛性，但并不能减小迭代译码的时延。《电子与信息学报》发表的《一种提高SCCPM系统迭代检测收敛性的方法》将此方法引入到SCCPM系统中，取得了相似的增益效果。《计算机应用》发表的《SCCC中两种不同外信息交换方式的比较》提出一种应用于SCCC的基于平均外信息交换的方法，相比直接外信息交换法，该方法具有较低的误比特率性能。《西安电子科技大学学报》发表的《SCCPM中基于平均外信息交换的迭代停止算法》将平均外信息交换法引入到SCCPM系统中，取得了相似的增益效果，但译码时延过大的问题仍然没有得到解决。 

上述解决方法都是基于加性高斯白噪声信道(Additive White Gaussion Noise，AWGN)提 出的，在瑞利衰落信道中的效果不如AWGN中的明显，从迭代次数对误比特率的影响上看，绝大多数帧在较少的迭代次数下便可正确译码，当迭代次数较大时不仅会增加译码时延，而且会出现正反馈现象。虽然加权外信息交换法和平均外信息交换法可减少正反馈的发生，但不能完全消除正反馈。为了避免迭代译码进入正反馈状态和减小译码时延，必须使迭代过程在较小的迭代次数下及时停止。 

发明内容

本发明的目的在于提供一种不仅能有效地抑制正反馈的发生，而且能自动使迭代译码停止在较小误比特率的位置上，完成自适应迭代检测译码的低密度奇偶校验码与连续相位调制调制系统中的自适应迭代接收机。 

本发明的目的是这样实现的： 

包括接收天线8、CPM解调器9、CPM软输入软输出模块(CPM-SISO)10、解随机交织器11、加权处理模块12、LDPC码软输入软输出模块(LDPC-SISO)13、随机交织器2、符号改变率判断模块14、开关电路15和比特判决器16；接收天线8接收受瑞利衰落信道污染的CPM调制信号，并送至CPM解调器9进行解调，CPM解调器9输出内码字的逐比特先验概率信息序列送至CPM软输入软输出模块10并作为CPM软输入软输出模块10的一个输入，CPM软输入软输出模块10同时将LDPC码软输入软输出模块13输出的外码字逐比特概率信息序列经加权处理模块12与随机交织器2后作为另一个输入，CPM软输入软输出模块10输出更新后的内信息字逐比特概率信息序列经过解随机交织器11与加权处理模块12后作为外码字的逐比特先验概率信息序列送至LDPC码软输入软输出模块13，LDPC码软输入软输出模块13输出的外信息字逐比特概率信息序列送至符号改变率判断模块14，符号改变率判断模块14从第二次迭代开始，对相邻两次迭代中外信息字的逐比特率概率信息序列的符号变化情况进行检测，如果符号改变的个数小于预设值，则停止迭代检测全过程并触发开关电路15，同时将该次迭代的外信息字逐比特概率信息序列送至比特判决器16进行硬判决并输出，如果符号改变的个数大于或等于系统预设值，则进行下一次迭代检测。 

所述的加权处理模块12由对数运算器17、绝对值运算器18、反相放大器19、指数运算器20、同相放大器21、乘法器22构成，α和β为加权系数、其中α＝0.8、β＝0.01；逐比特概率信息序列首先经过对数运算器17，对数运算器17输出分为二个支路：一路顺次经过绝对值运算器18、反相放大器19和指数运算器20)另一路经过同相放大器21，对数运算器17的二个支路的输出输入到乘法器22，乘法器22的输出送至输出端的另一个指数运算器20，最后完成整个加权处理过程。 

加权处理模块12在本发明中有两处应用：第一处加权处理模块12连接解随机交织器11和LDPC-SISO模块13；另一处加权处理模块12连接LDPC-SISO模块13和随机交织器2。 

所述符号改变率判断模块14由缓冲器23、存储器24、异或门25、计数器26、比较器(27)、触发器28构成，符号改变率判断模块14连接LDPC码软输入软输出模块13和开关电路15，LDPC码软输入软输出模块13输出更新后的外信息字逐比特概率信息序列P_o(U^o；out)经缓冲器23送至存储器24，从第二次迭代检测开始，对第n次与第n-1次迭代中概率信息序列的符号进行异或运算，通过计数器26统计其符号改变个数，然后送至比较器27与系统预设值C进行比较运算，如果符号改变数小于系统预设值，则触发器28输出使能脉冲驱动开关电路15工作。 

本发明的接收机的主要特征如下： 

1.第一个加权处理模块12连接解随机交织器11和LDPC-SISO模块13，另一个加权处理模块12连接LDPC-SISO模块13和随机交织器2，即解随机交织器11的输出并不是直接送至LDPC-SISO模块13作为其输入，而是先经过加权处理模块12进行加权处理。同理，LDPC-SISO模块13输出的外码字逐比特概率信息序列并不是直接送至随机交织器2，而是先经过加权处理模块12进行加权处理，然后送至随机交织器2； 

2.从第二次迭代检测开始，LDPC-SISO模块13输出的外信息字逐比特概率信息序列送至符号改变率判断模块14，该模块对相邻两次迭代中外信息字的逐比特率概率信息的符号变化情况进行检测，如果符号改变的个数小于系统预设值，则停止迭代检测全过程并进行硬判决译码。如果符号改变的个数大于或等于系统预设值，则进行下一次迭代检测； 

3.该接收机具有双层迭代检测机制，即LDPC-SISO模块13内部采用置信传播(BP)译码算法，该算法中的迭代称为内迭代(设置为5次)，CPM-SISO模块10和LDPC-SISO模块13之间的迭代检测称为外迭代，从LDPC-SISO模块13来看，总的迭代次数等于内迭代次数与外迭代次数的乘积。 

本发明对比已有技术具有以下显著优点： 

1.使用符号改变率判断模块14对迭代中外信息字的逐比特率概率信息序列的符号改变数进行检测，根据瑞利衰落信道的变化情况，自适应设置迭代检测次数，避免迭代检测过程进入正反馈状态，自动使迭代检测停止在较小误比特率的位置上，降低平均迭代次数，节省迭代处理时间，提高系统的可靠性与实时性； 

2.将符号改变率判断模块14与加权处理模块12联合应用与该接收机中，可有效抑制正反馈现象的发生，进一步提高迭代检测的收敛性，提高系统的误比特率性能； 

3.符号改变率判断模块14和加权处理模块12具有结构简单、性能可靠、成本低廉、易于维护等优点，具有推广应用价值。 

附图说明

图1为与本发明相对应的发射机原理图； 

图2为本发明的原理图； 

图3为加权处理模块的电路图； 

图4为符号改变率判断模块的电路图； 

图5为本发明的一个具体实施例； 

图6为本发明在瑞利衰落信道中的误比特率测试图； 

图7为本发明在瑞利衰落信道中的平均迭代次数测试图。 

具体实施方式

下面结合附图举例对本发明作进一步说明： 

结合图1，与本发明相对应的发射机由LDPC编码器1、随机交织器2、格雷映射器3、CPM调制器4、发射天线7组成。信息序列经LDPC编码器1、随机交织器2、格雷映射器3后输入到CPM调制器4，其中，CPM调制器4分解为连续相位编码器(Continuous Phase Encoder，CPE)5和无记忆调制器MM(Memoryless Modulator，MM)6。CPE5对输入信息进行连续相位编码后作为MM6的输入，MM6选择一个合适波形由天线7发送至瑞利衰落信道。该发射机的主要特征如下： 

1.LDPC编码器1的校验矩阵采用下三角结构，其编码采用迭代编码算法； 

2.随机交织器2采用伪随机交织图案； 

3.CPM调制器4采用八进制，调制指数h为1/2，基带脉冲波形g(t)采用升余弦(RC)，其记忆长度L为2个码元周期，即CPM信号的具体形式为8M2RC。 

图1中的各符号的定义如下： 

U^o：待发送的信息序列； 

C^o：LDPC编码器1输出的码字序列； 

U^I：格雷映射器3的输出序列； 

X_n：连续相位编码器5的输出序列； 

C^I：无记忆调制器6的输出序列。 

结合图2。本发明在瑞利衰落信道中的一个实施例为；本发明的接收机由接收天线8、CPM解调器9、CPM软输入软输出模块(CPM-SISO)10、解随机交织器11、加权处理模块12、LDPC码软输入软输出模块(LDPC-SISO)13、随机交织器2、符号改变率判断模块14、开关电路15和比特判决器16首尾相连而成，信号的检测过程是通过两个软输入软输出模块之间传递交换外信息完成的，经过若干次迭代处理，最后一次迭代结果由比特判决器16作硬判决输出。 

与现有接收机的不同的是：本发明应用了加权处理模块12和符号改变率判断模块14，符号改变率判断模块14对迭代中外信息字的逐比特率概率信息序列的符号改变数进行检测，根据瑞利衰落信道的变化情况，自适应设置迭代检测次数。同时结合加权处理模块12，进一步提高系统的可靠性和收敛性。图2中的各符号的定义如下： 

r(t)：接收天线8上接收到的受瑞利衰落信道污染的CPM调制信号； 

P_I(C^I；in)：CPM解调器9输出内码字的逐比特先验概率信息序列； 

P_I(U^I；in)：LDPC-SISO模块(13)输出的外码字的逐比特概率信息序列经加权处理模块(12)与随机交织器(2)后的输出序列； 

P_I(U^I；out)：CPM-SISO模块10输出更新后的内信息字逐比特概率信息序列； 

P_I(C^I；out)：CPM-SISO模块10输出更新后的内码字逐比特概率信息序列，在迭代过程中没有使用； 

P_o(C^o；in)：LDPC-SISO模块13的输入外码字逐比特先验概率信息序列； 

P_o(U^o；in)：LDPC-SISO模块(13)的输入外信息字逐比特先验概率信息序列，该序列满足均匀概率分布特点； 

P_o(C^o；out)：LDPC-SISO模块13输出更新后的外码字逐比特概率信息序列； 

P_o(U^o；out)：LDPC-SISO模块13输出更新后的外信息字逐比特概率信息序列； 

d：比特判决器的输出序列。 

图3为加权处理模块的电路图，该模块由对数运算器17、绝对值运算器18、反相放大器19、指数运算器20、同相放大器21、乘法器22构成，其中，α和β为加权系数，本模块中 α＝0.8，β＝0.01。假设该模块的输入为{P_in(x_i)，i=1，2…，n}，则该模块的输出{P_out(y_i)，i=1，2…，n}满足等式(1)，即 

P_out(y_i)＝exp((α*log_eP_in(x_i)).*exp(-β*log_eP_in(x_i)))     等式(1) 

其中，.*表示点乘运算。 

图4为符号改变率判断模块的电路图，该模块由缓冲器23、存储器24、异或门25、计数器26、比较器27、触发器28构成。LDPC-SISO模块13输出更新后的外信息字逐比特概率信息序列P_o(U^o；out)经缓冲器23送至存储器24，从第二次迭代检测开始，对第n次与第n-1次迭代中信息概率序列的符号进行异或运算，通过计数器26统计其符号改变个数，然后送至比较器27与系统预设值C进行比较运算，如果符号改变数小于系统预设值，则触发器28输出使能脉冲驱动开关电路15工作。其中，系统预设值C＝q×N，N为信息帧的帧长，q为某一常数，在瑞利衰落信道环境下，q∈[0.005，0.03]，可根据信道变化情况进行相应的修改。 

图5为本发明的一个具体实施例。该实施例由LPF29、A/D30、FPGA31、DSP32、USB33、SDRAM34、FLASH35组成。LPF29处于接收机前端，选用美国Burr-Brown公司的高集成通用型有源滤波器芯片UAF42，该低通滤波器的截止频率为30KHz，用来滤除带外噪声，提高接收机的性能；A/D30选用ADI公司的16位、2MSPS、电荷再分配SAR型、全差分模数转换器AD7622来完成接收数据的过采样，数据采样率为1MSPS；FPGA31选用Altera公司的FPGA芯片EP3C25E144来控制A/D芯片完成数据的采集、转换以及预处理，A/D过采样的数据经过求平均值进一步提高A/D精度。FPGA对A/D转换的数据进行计数，当完成了一帧数据的接收，向DSP请求数据传输，并完成数据的传输。FPGA和DSP接口采用EMIF总线，映射到TMS320C6747的CS2，地址为0x60000000-0x61FF FFFF；DSP32选用TI公司最新推出的浮点型DSP芯片TMS320C6747，是整个系统的处理核心，负责整个接收机迭代系统的信息处理；USB33选用Prolific公司推出的USB转RS232芯片PL-2303HX，映射到TMS320C6747的UART1空间，来完成整个系统和微机的数据通信，发送解调数据；SDRAM34选用ISSI公司推出的SDRAM芯片IS42S16160B，其大小为4M x16x4 Banks。本发明采用两片16位数据宽度的SDRAM存储器，并联为32位数据宽度的存储系统，并映射到TMS320C6747的CS0空间，地址为0x40000000-0x47FF FFFF，用来存放各种变量；FLASH(35)选用Winbond公司推出的SPI Flash芯片W25X32，其大小为4MB，映射到TMS320C6747的SPI0空间，用来存放用户程序。 

图6为本发明在瑞利衰落信道中的误比特率测试图，测试参数选择如下：信息帧长768bit，LDPC码的码率R＝1/2，其校验矩阵具有下三角结构，变量节点的度分布为λ(x)＝0.25x+0.75x²，围长Girth为8，CPM调制信号的形式为8M2RC，调制指数h＝1/3，归一化信噪比Eb/N0的测试范围为[0，5dB]。从图6可以看出，相比直接外信息交换法、平均外信息交换法和加权外信息交换法，本发明具有更为优越的误比特率性能，当误比特率等于10-4时，本发明相比以上三种方法分别获得约0.5dB、0.32dB和0.15dB的增益。 

图7为本发明在瑞利衰落信道中的平均迭代次数测试图，测试参数与附图6相同，q取0.005，最大迭代次数为12次，从图7可以看出，在未达到最大迭代次数下，本发明便可有效译码，减少平均迭代次数，缩短迭代译码检测时间，提高系统的实时性。