低电压差分信号接收器

摘要

本发明提供了一种低电压差分信号接收器，包括第一电路模块和第二电路模块，其中，所述第一电路模块包括第一轨到轨的前置放大器、第一差分放大器和第二差分放大器；所述第二电路模块包括第二轨到轨的前置放大器、第三差分放大器和第四差分放大器；所述第一轨到轨的前置放大器的结构和所述第二轨到轨的前置放大器的结构相同；所述第一差分放大器的结构、所述第二差分放大器的结构、所述第三差分放大器的结构和所述第四差分放大器的结构相同。本发明所述的低电压差分信号接收器可以有效地抑制共模干扰信号带来的噪声。

说明书

技术领域

本发明涉及一种低电压差分信号(LVDS)接收器，特别涉及一种用于高 速D/A(数/模)转换器接收的能够实现轨到轨共模输入范围的LVDS接收器。

背景技术

LVDS(Low-Voltage Differential Signaling，低电压差分信号)是20世纪90 年代出现的一种数据传输和接口技术，它的核心技术是采用低的电压摆幅，高 速差分地传输数据。LVDS电路因为采用差分和低摆幅模式，具有高速度、低 噪声、低功耗、低成本和集成能力强等优点且无需折衷。而且由于信号线对中 的电流是紧密耦合的电流环，所以边缘电场趋于消除，降低了电磁干扰。

LVDS是一种通用的传输信号标准，其被用在通信系统与显示器接口等的 高速传输应用。LVDS接收器的主要功能就是将发送器发送的模拟波形进行预 接收，并从中恢复出数字信号。在传输接口上需要很多组LVDS传输器，每一 组的低电压差分信号都需要一个接收器电路用来接收并且放大微小的差动信 号，最后传入芯片内部做其他的信号处理。

LVDS接收电路典型情况的输入共模电平为1.2V。在实际应用中由于发送 器和接收器分处于不同的两块芯片上的，其电源和地有可能发生漂移。IEEE  Std 1596.3-1966标准中是允许电源和地有±1V的偏差。这就要求LVDS接收器 在共模电平为0.2V-2.2V范围内能正常工作。一般的LVDS接收器仅利用两个 N型金氧半导体(NMOS)或者两个P型金氧半导体(PMOS)感应差动信号， 对于较低或较高的共模电压的差动信号无法完全接收。

如图1所示，传统的LVDS接收器包括由第一晶体管M1、第二晶体管 M2、第三晶体管M3、第四晶体管M4和第五晶体管M5组成的前置放大器， 以及由第六晶体管M5和第七晶体管组成的输出缓冲级；M3的源极和M4的 源极分别和电源VDD连接，M5的源极与地电平GND连接；M6的源极与电 源VDD连接，M7的源极与地电平GND连接；M1的栅极、M2的栅极分别 与第一输入端IN1、第二输入端IN2连接，M6的漏极和M7的漏极与输出端 OUT连接。传统的LVDS接收器只是实现了单端输出，如果实现精确互补的 差分信号比较困难。在通常情况下比较器是工作于噪声环境中的，且在阈值点 检测信号的变化。如果比较器足够快且噪声幅度足够大，输出端也将出现噪声， 更有甚者如果输入信号恰好位于比较器的阈值点附近，噪声就可能会造成接收 器的错误翻转，使输出出现一些错误脉冲。

发明内容

本发明的主要目的在于提供一种低电压差分信号接收器，能够实现轨到轨 共模输入范围。

为了达到上述目的，本发明提供了一种低电压差分信号接收器，包括第一 电路模块和第二电路模块，其中，

所述第一电路模块包括第一轨到轨的前置放大器、第一差分放大器和第二 差分放大器；

所述第二电路模块包括第二轨到轨的前置放大器、第三差分放大器和第四 差分放大器；

所述第一轨到轨的前置放大器的第一输入端和所述第二轨到轨的前置放 大器的第二输入端接入第一输入信号，所述第一轨到轨的前置放大器的第二输 入端和所述第二轨到轨的前置放大器的第一输入端接入第二输入信号；所述第 一轨到轨的前置放大器输出第一输出信号；所述第二轨到轨的前置放大器输出 第二输出信号；

所述第一输出信号输入所述第一差分放大器的第一输入端和所述第三差 分放大器的第二输入端，所述第二输出信号输入所述第一差分放大器的第二输 入端和所述第三差分放大器的第一输入端；所述第一差分放大器输出第三输出 信号，所述第三差分放大器输出第四输出信号；

所述第三输出信号输入所述第二差分放大器的第一输入端和所述第四差 分放大器的第二输入端，所述第四输出信号输入所述第二差分放大器的第二输 入端和所述第四差分放大器的第一输入端；所述第二差分放大器输出第五输出 信号，所述第四差分放大器输出第六输出信号。

实施时，所述第一轨到轨的前置放大器的结构和所述第二轨到轨的前置放 大器的结构相同；

所述第一差分放大器的结构、所述第二差分放大器的结构、所述第三差分 放大器的结构和所述第四差分放大器的结构相同。

实施时，所述第一电路模块还包括第一输出缓冲级，所述第二电路模块还 包括第二输出缓冲级；

所述第一输出缓冲级的结构和所述第二输出缓冲级的结构相同；

所述第五输出信号输入所述第一输出缓冲级；

所述第六输出信号输入所述第二输出缓冲级。

实施时，所述第一轨到轨的前置放大器包括第五差分放大器和第六差分放 大器；

所述第五差分放大器包括第一晶体管、第二晶体管、第三晶体管、第四晶 体管和第五晶体管；

所述第六差分放大器包括第六晶体管、第七晶体管、第八晶体管、第九晶 体管和第十晶体管；

所述第一晶体管、所述第二晶体管、所述第五晶体管、所述第八晶体管和 所述第九晶体管是NMOS晶体管；

所述第三晶体管、所述第四晶体管、所述第六晶体管、所述第七晶体管和 所述第十晶体管是PMOS晶体管；

所述第一晶体管的栅极和所述第六晶体管的栅极分别与所述第一轨到轨 的前置放大器的第一输入端连接；

所述第二晶体管的栅极和所述第七晶体管的栅极分别与所述第一轨到轨 的前置放大器的第二输入端连接；

所述第一晶体管的源极和所述第二晶体管的源极分别与所述第五晶体管 的漏极连接；

所述第五晶体管，用作电流源，其栅极接入第一控制信号，源极接地；

所述第三晶体管和所述第四晶体管构成电流镜模式，作为所述第五差分放 大器的负载；

所述第三晶体管的源极和所述第四晶体管的源极与电源连接，所述第三晶 体管的漏极与所述第一晶体管的漏极连接，所述第四晶体管的漏极和所述第二 晶体管的漏极连接，所述第三晶体管的栅极和漏极连接；

所述第六晶体管的源极与所述第十晶体管的漏极连接；

所述第六晶体管的源极和所述第七晶体管的源极与所述第十晶体管的漏 极；

所述第十晶体管，用作电流源，其栅极接入第二控制信号，源极与电源连 接；

所述第八晶体管和所述第九晶体管构成电流镜模式，作为所述第六差分放 大器的负载；

所述第八晶体管的源极和所述第九晶体管的源极接地，所述第八晶体管的 漏极与所述第六晶体管的漏极连接，所述第九晶体管的漏极与所述第七晶体管 的漏极连接，所述第八晶体管的栅极和漏极连接；

所述第二晶体管的漏极和所述第七晶体管的漏极分别与所述第一轨到轨 的前置放大器的输出端连接；

所述第一控制信号和所述第二控制信号是互补的全差分信号。

实施时，所述第一差分放大器包括第十一晶体管、第十二晶体管、第十三 晶体管、第十四晶体管和第十五晶体管，其中，

所述第十一晶体管，栅极为所述第一差分放大器的第一输入端，源极与所 述第十五晶体管的漏极连接，漏极与所述第十三晶体管的漏极连接；

所述第十二晶体管，栅极为所述第一差分放大器的第二输入端，源极与所 述第十五晶体管的漏极连接，漏极与所述第十四晶体管的漏极连接；

所述第十三晶体管和所述第十四晶体管构成电流镜模式，作为所述第一差 分放大器的负载；

所述第十三晶体管的源极和所述第十四晶体管的源极和电源连接；

所述第十三晶体管的漏极、所述第十四晶体管的漏极分别与所述第十一晶 体管的漏极、所述第十二晶体管的漏极连接；

所述第十三晶体管的栅极和漏极连接；

所述第十五晶体管，栅极接入第一控制信号，源极接地；

所述第十二晶体管的漏极为所述第一差分放大器的输出端；

所述第十一晶体管、所述第十二晶体管和所述第十五晶体管为NMOS晶 体管，所述第十三晶体管和所述第十四晶体管为PMOS晶体管。

实施时，所述第一输出缓冲级包括两级反相器，其用于对所述第五控制信 号进行整形；

所述第二输出缓冲级包括两级反相器，其用于对所述第六控制信号进行整 形。

与现有技术相比，本发明所述的低电压差分信号接收器采用对称的两个电 路模块，并且该两个电路模块内的差分放大器的信号都是全差分的互补信号， 因为差分放大器只对两个不同电压的差值进行放大，对共模信号没有放大作 用，所以即使没有采用迟滞比较器的情况下，也可以有效地抑制共模干扰信号 带来的噪声。

附图说明

图1是传统的LVDS接收器的电路图；

图2是本发明所述的低电压差分信号接收器的第一实施例的电路图；

图3是本发明所述的低电压差分信号接收器的第二实施例的电路图；

图4A是本发明所述的低电压差分信号接收器包括的第一轨到轨的前置放 大器的电路图；

图4B是本发明所述的低电压差分信号接收器包括的第一差分放大器的电 路图；

图4C是本发明所述的低电压差分信号接收器包括的第二差分放大器的电 路图；

图5A是本发明所述的低电压差分信号接收器包括的第二轨到轨的前置放 大器的电路图；

图5B是本发明所述的低电压差分信号接收器包括的第三差分放大器的电 路图；

图5C是本发明所述的低电压差分信号接收器包括的第四差分放大器的电 路图；

图6A是本发明所述的低电压差分信号接收器的第二实施例包括的第一输 出缓冲级的电路图；

图6B是本发明所述的低电压差分信号接收器的第二实施例包括的第二输 出缓冲级的电路图；

图7是产生第一控制信号LT和第二控制信号LTN的电路的电路图；

图8A、图8B是本发明所述的低电压差分信号接收器的第二实施例在 1GHz的频率下输出的第七输出信号OUT、第八输出信号OUTN的波形图。

具体实施方式

为使得本发明的目的、技术方案和优点表达得更加清楚明白，下面结合附 图及具体实施例对本发明再做进一步详细的说明。

本发明的具体实施的方式不仅限于下面的描述，现结合附图加以进一步的 说明。

本发明提供了一种用于高速D/A转换器接收的能够实现轨到轨共模输入 范围的多级放大器型低电压差分信号接收器，并实现了精确互补差分信号的产 生。

本发明所述的低电压差分信号接收器的第一实施例包括第一电路模块和 第二电路模块，其中，

如图2所示，所述第一电路模块包括第一轨到轨的前置放大器1、第一差 分放大器11和第二差分放大器12；

所述第二电路模块包括第二轨到轨的前置放大器2、第三差分放大器13 和第四差分放大器14；

所述第一轨到轨的前置放大器1的结构和所述第二轨到轨的前置放大器2 的结构相同；

所述第一差分放大器11的结构、所述第二差分放大器12的结构、所述第 三差分放大器13的结构和所述第四差分放大器14的结构相同；

所述第一轨到轨的前置放大器1的第一输入端接入第一输入信号PAD， 所述第一轨到轨的前置放大器1的第二输入端接入第二输入信号PADN，所述 第一轨到轨的前置放大器1输出第一输出信号OUT1；

所述第二轨到轨的前置放大器2的第一输入端接入所述第二输入信号 PADN，所述第二轨到轨的前置放大器2的第二输入端接入所述第一输入信号 PAD，所述第二轨到轨的前置放大器2输出第二输出信号OUT2；

所述第一输出信号OUT1输入所述第一差分放大器11的第一输入端，所 述第二输出信号OUT2输入所述第一差分放大器11的第二输入端，所述第一 差分放大器11输出第三输出信号OUT3；

所述第二输出信号OUT2输入所述第三差分放大器13的第一输入端，所 述第一输出信号OUT1输入所述第三差分放大器13的第二输入端，所述第三 差分放大器13输出第四输出信号OUT4；

所述第三输出信号OUT3输入所述第二差分放大器12的第一输入端，所 述第四输出信号OUT4输入所述第二差分放大器12的第二输入端，所述第二 差分放大器12输出第五输出信号OUT5；

所述第四输出信号OUT4输入所述第四差分放大器14的第一输入端，所 述第三输出信号OUT3输入所述第四差分放大器14的第二输入端，所述第四 差分放大器14输出第六输出信号OUT6。

所述第一轨对轨的前置放大器1对PAD和PADN进行差分放大，输出第 一输出信号OUT1；所述第二轨对轨的前置放大器2对PADN和PAN进行差 分放大，输出第二输出信号OUT2；

所述第一轨对轨的前置放大器1和所述第二轨对轨的前置放大器2对差动 信号进行预接收，但是此时第一输出信号OUT1和第二输出信号OUT2的摆幅、 上升时间和下降时间都达不到内核逻辑要求；

在第一电路模块中，所述第一差分放大器11和所述第二差分放大器12构 成两级差分放大器；

在第二电路模块中，所述第三差分放大器13和所述第四差分放大器14 构成两级差分放大器；

第一电路模块中的两级差分放大器和第二电路模块中的两级差分放大器 主要用来提供大的增益；

第一输出信号OUT1和第二输出信号OUT2分别在第一电路模块中的两级 差分放大器中和第二电路模块中的两级差分放大器中进行交叉比较放大；

第一输出信号OUT1和第二输出信号OUT2经过第一差分放大器11比较 放大而得到第三输出信号OUT3；

第一输出信号OUT1和第二输出信号OUT2经过第三差分放大器13比较 放大而得到第四输出信号OUT4；

第三输出信号OUT3和第四输出信号OUT4经过第二差分放大器12比较 放大而得到第五输出信号OUT5；

第三输出信号OUT3和第四输出信号OUT4经过第四差分放大器14比较 放大而得到第六输出信号OUT6；

第五输出信号OUT5和第六输出信号OUT6为本发明所述的LVDS接收 器的第一实施例的输出信号，是互补的全差分信号。

本发明所述的LVDS接收器的第一实施例由于采用了轨对轨的前置放大 器，而可以使得在GND到VDD整个共模输入范围内，该轨对轨的前置放大 器均能正常工作，如此可以感测全幅的共模电压的差动信号，可以完整接收共 模电压较低或较高的差动信号，使得LVDS接收器的接收信号的能力加强。

并且由于本发明所述的LVDS接收器的第一实施例采用对称的第一电路 模块和第二电路模块，以实现精确的互补差分信号，对PAD和PADN进行差 分放大得到第一输出信号OUT1，对PADN和PAD进行差分放大得到第二输 出信号OUT2，以得到完全互补的第五输出信号OUT5和第六输出信号OUT6。

如图3所示，本发明所述的低电压差分信号接收器的第二实施例基于本发 明所述的低电压差分信号接收器的第一实施例。在本发明所述的低电压差分信 号接收器的第二实施例中，所述第一电路模块还包括第一输出缓冲级10，所 述第二电路模块还包括第二输出缓冲级20；

所述第一输出缓冲级10的结构和所述第二输出缓冲级20的结构相同；

所述第五输出信号OUT5输入所述第一输出缓冲级10，所述第一输出缓 冲级10输出第七输出信号OUT；

所述第六输出信号OUT6输入所述第二输出缓冲级20，所述第二输出缓 冲级10输出第八输出信号OUTN；

由于第五输出信号OUT5和第六输出信号OUT6无论占空比、上升下降时 间还是信号摆幅均达不到内核逻辑的要求，所以需要对第五输出信号OUT5 和第六输出信号OUT6进行整形，最简单和实用的方法就是采用反相器链逐步 调整输出波形；

所述第一输出缓冲级10、所述第二输出缓冲级20分别限制了第五输出信 号OUT5的摆幅、第六输出信号OUT6的摆幅，保证信号正确稳定的传输， OUT与OUTN是精确互补的差分信号。

上述的PAD与PADN、OUT1与OUT2、OUT3与OUT4、OUT5与OUT6， 都是互补的全差分信号，因此再交叉比较时，可以有效的抑制噪声，达到很高 抗噪声性能。

如图4A所示，所述第一轨到轨的前置放大器1包括第五差分放大器和第 六差分放大器；

所述第五差分放大器包括第一晶体管M1、第二晶体管M2、第三晶体管 M3、第四晶体管M4和第五晶体管M5；

所述第六差分放大器包括第六晶体管M6、第七晶体管M7、第八晶体管 M8、第九晶体管M9和第十晶体管M10；

M1、M2、M5、M8和M9为NMOS晶体管，M3、M4、M6、M7和M10 为PMOS晶体管；

M1、M2、M3、M4和M5构成了以NMOS管作为输入管的第五差分放大 器；

所述第一轨到轨的前置放大器1的第一输入端接入第一输入信号PAD， 所述第一轨到轨的前置放大器1的第二输入端接入第二输入信号PADN，所述 第一轨到轨的前置放大器1输出第一输出信号OUT1；

M1，栅极与第一轨到轨的前置放大器1的第一输入端连接，源极与M5 的漏极连接；

M2，栅极与第一轨到轨的前置放大器1的的第二输入端连接，源极与M5 的漏极连接；

M5，作为电流源，栅极与第一控制信号LT连接，源极与地电平GND连 接；

M3和M4构成电流镜模式，作为所述第五差分放大器的负载；

M3和M4的源极与电源VDD连接；

M3的漏极、M4的漏极分别与M1的漏极、M2的漏极连接；

M3的栅极和M3的漏极连接；

M6、M7、M8、M9和M10构成了以PMOS管作为输入管的第六差分放 大器；

M6，栅极与第一轨到轨的前置放大器1的第一输入端连接，源极与M10 的漏极连接；

M7，栅极与第一轨到轨的前置放大器2的第二输入端连接，源极与M10 的漏极连接；

M10，作为电流源，栅极连接至第二控制信号LTN，源极接电源VDD；

M8和M9构成电流镜模式，作为第六差分放大器的负载；

M8的源极和M9的源极与地电平GND连接；

M8的漏极、M9的源极分别与M6的漏极、M7的漏极连接，其中M8的 栅极和M8的漏极连接；

M2的漏极与M7的漏极分别与所述第一轨到轨的前置放大器1的输出端 连接。

如图4B所示，所述第一差分放大器11包括第十一晶体管M11、第十二 晶体管M12、第十三晶体管M13、第十四晶体管M14和第十五晶体管M15；

所述第十一晶体管M11、所述第十二晶体管M12和所述第十五晶体管 M15为NMOS晶体管，所述第十三晶体管M13和所述第十四晶体管M14为 PMOS晶体管；

所述第十一晶体管M11，栅极为第一差分放大器11的第一输入端，源极 与所述第十五晶体管M15的漏极连接，漏极与所述第十三晶体管M13的漏极 连接；

所述第十二晶体管M12，栅极为第一差分放大器11的第二输入端，源极 与所述第十五晶体管M15的漏极连接，漏极与所述第十四晶体管M14的漏极 连接；

所述第十三晶体管M13和所述第十四晶体管M14构成电流镜模式，作为 所述第一差分放大器11的负载；

所述第十三晶体管M13的源极和所述第十四晶体管M14的源极和电源 VDD连接；

所述第十三晶体管M13的漏极、所述第十四晶体管M14的漏极分别与所 述第十一晶体管M11的漏极、所述第十二晶体管M12的漏极连接；

所述第十三晶体管M13的栅极和漏极连接；

M15，栅极连接第一控制信号LT，源极与地电平GND连接；

所述第十五晶体管M15是由第一控制信号LT控制的电流源；

所述第十二晶体管M12的漏极，作为所述第一差分放大器11的输出端， 连接至所述第二差分放大器12。

如图4C所示，第二差分放大器12包括第十六晶体管M16、第十七晶体 管M17、第十八晶体管M18、第十九晶体管M19和第二十晶体管M20；

所述第十六晶体管M16、所述第十七晶体管M17和所述第二十晶体管 M20为NMOS晶体管，所述第十八晶体管M18和所述第十九晶体管M19为 PMOS晶体管；

所述第十六晶体管M16，栅极为第二差分放大器12的第一输入端，源极 与所述第二十晶体管M20的漏极连接，漏极与所述第十八晶体管M18的漏极 连接；

所述第十七晶体管M17，栅极为第二差分放大器12的第二输入端，源极 与所述第二十晶体管M20的漏极连接，漏极与所述第十九晶体管M19的漏极 连接；

所述第十八晶体管M18和所述第十九晶体管M19构成电流镜模式，作为 所述第二差分放大器12的负载；

所述第十八晶体管M18的源极和所述第十九晶体管M19的源极和电源 VDD连接；

所述第十八晶体管M18的漏极、所述第十九晶体管M19的漏极分别与所 述第十六晶体管M16的漏极、所述第十七晶体管M17的漏极连接；

所述第十八晶体管M18的栅极和漏极连接；

M20，栅极连接第一控制信号LT，源极接地电平GND；

所述第二十晶体管M20是由第一控制信号LT控制的电流源；

所述第十七晶体管M17的漏极，作为所述第二差分放大器12的输出端， 连接至所述第一输出缓冲级10。

如图5A所示，所述第二轨到轨的前置放大器2包括第七差分放大器和第 八差分放大器；

所述第七差分放大器包括第二十一晶体管M21、第二十二晶体管M22、 第二十三晶体管M23、第二十四晶体管M24和第二十五晶体管M25；

所述第八差分放大器包括第二十六晶体管M26、第二十七晶体管M27、 第二十八晶体管M28、第二十九晶体管M29和第三十晶体管M30；

M21、M22、M25、M28和M29为NMOS晶体管，M23、M24、M26、 M27和M30为PMOS晶体管；

M21、M22、M23、M24和M25构成了以NMOS管作为输入管的第七差 分放大器17；

所述第二轨到轨的前置放大器2的第一输入端接入第一输入信号PAD， 所述第二轨到轨的前置放大器2的第二输入端接入第二输入信号PADN，所述 第一轨到轨的前置放大器2输出第二输出信号OUT2；

M21，栅极与第二轨到轨的前置放大器2的第一输入端连接，源极与M25 的漏极连接；

M22，栅极与第二轨到轨的前置放大器2的第二输入端连接，源极与M25 的漏极连接；

M25，作为电流源，栅极与第一控制信号LT连接，源极与地电平GND 连接；

M23和M24构成电流镜模式，作为所述第七差分放大器的负载；

M23和M24的源极与电源VDD连接；

M23的漏极、M24的漏极分别与M21的漏极、M22的漏极连接；

M23的栅极和M23的漏极连接；

M26、M27、M28、M29和M30构成了以PMOS管作为输入管的第六差 分放大器16；

M26，栅极与第二轨到轨的前置放大器2的第一输入端连接，源极与M30 的漏极连接；

M27，栅极与第二轨到轨的前置放大器2的第二输入端连接，源极与M30 的漏极连接；

M30，作为电流源，栅极连接至第二控制信号LTN，源极接电源VDD；

M28和M29构成电流镜模式，作为第八差分放大器的负载；

M28的源极和M29的源极与地电平GND连接；

M28的漏极、M29的源极分别与M26的漏极、M27的漏极连接，其中 M28的栅极和M28的漏极连接；

M22的漏极与M27的漏极分别与所述第一轨到轨的前置放大器2的输出 端连接；

所述第三差分放大器13包括第三十一晶体管M31、第三十二晶体管M32、 第三十三晶体管M33、第三十四晶体管M34和第三十五晶体管M35；

所述第三十一晶体管M31、所述第三十二晶体管M32和所述第三十五晶 体管M35为NMOS晶体管，所述第三十三晶体管M33和所述第三十四晶体 管M34为PMOS晶体管；

所述第三十一晶体管M31，栅极为第三差分放大器13的第一输入端，源 极与所述第三十五晶体管M35的漏极连接，漏极与所述第三十三晶体管M33 的漏极连接；

所述第三十二晶体管M32，栅极为第三差分放大器13的第二输入端，源 极与所述第三十五晶体管M35的漏极连接，漏极与所述第三十四晶体管M34 的漏极连接；

所述第三十三晶体管M33和所述第三十四晶体管M34构成电流镜模式， 作为所述第三差分放大器13的负载；

所述第三十三晶体管M33的源极和所述第三十四晶体管M34的源极和电 源VDD连接；

所述第三十三晶体管M33的漏极、所述第三十四晶体管M34的漏极分别 与所述第三十一晶体管M31的漏极、所述第三十二晶体管M32的漏极连接；

所述第三十三晶体管M33的栅极和漏极连接；

M35，栅极连接第一控制信号LT，源极与地电平GND连接；

所述第三十五晶体管M35是由第一控制信号LT控制的电流源；

所述第三十二晶体管M32的漏极，作为所述第三差分放大器13的输出端， 连接至所述第四差分放大器14；

第四差分放大器14包括第三十六晶体管M36、第三十七晶体管M37、第 三十八晶体管M38、第三十九晶体管M39和第四十晶体管M40；

所述第三十六晶体管M36、所述第三十七晶体管M37和所述第四十晶体 管M40为NMOS晶体管，所述第三十八晶体管M38和所述第三十九晶体管 M39为PMOS晶体管；

所述第三十六晶体管M36，栅极为第四差分放大器14的第一输入端，源 极与所述第四十晶体管M40的漏极连接，漏极与所述第三十八晶体管M38的 漏极连接；

所述第三十七晶体管M37，栅极为第四差分放大器14的第二输入端，源 极与所述第四十晶体管M40的漏极连接，漏极与所述第三十九晶体管M39的 漏极连接；

所述第三十八晶体管M38和所述第三十九晶体管M39构成电流镜模式， 作为所述第四差分放大器14的负载；

所述第三十八晶体管M38的源极和所述第三十九晶体管M39的源极和电 源VDD连接；

所述第三十八晶体管M38的漏极、所述第三十九晶体管M39的漏极分别 与所述第三十六晶体管M36的漏极、所述第三十七晶体管M37的漏极连接；

所述第三十八晶体管M38的栅极和漏极连接；

M40，栅极连接第一控制信号LT，源极接地电平GND；

所述第四十晶体管M40是由第一控制信号LT控制的电流源；

所述第三十七晶体管M37的漏极，作为所述第四差分放大器12的输出端， 连接至所述第二输出缓冲级20。

如图6A所示，所述第一输出缓冲级10包括第四十一晶体管M41、第四 十二晶体管M42、第四十三晶体管M43和第四十四晶体管M44，其中，

M42和M44为NMOS管，M41和M43为PMOS管；

M42与M41，M44与M43构成两级反相器，对第五输出信号OUT5进行 整形；

M42的源极和M44的源极均接地电平GND；

M41的源极和M43的源极接电源VDD；

M42的漏极、M41的漏极分别与M44的栅极、M43的栅极连接；

M44的漏极和M43的漏极相连作为LVDS接收器的输出端；

如图6B所示，所述第二输出缓冲级20包括第四十五晶体管M45、第四 十六晶体管M46、第四十七晶体管M47和第四十八晶体管M48，其中，

M46和M48为NMOS管，M45和M47为PMOS管；

M46与M45，M48与M47构成两级反相器，对第六输出信号OUT6进行 整形；

M46的源极和M48的源极均接地电平GND；

M45的源极和M47的源极接电源VDD；

M46的漏极、M45的漏极分别与M48的栅极、M47的栅极连接；

M48的漏极和M47的漏极相连作为LVDS接收器的输出端。

由图4A、图5A可见，第一轨对轨的前置放大器和第二轨对轨的前置放 大器均混合使用NMOS和PMOS差动对，对差动信号进行预接收，第一轨对 轨的前置放大器放大了PAD与PADN的差分信号，输出OUT1；第二轨对轨 的前置放大器放大了PADN与PAD的差分信号，输出OUT2；这时的OUT1 的摆幅和OUT2摆幅的上升时间和下降时间都达不到内核逻辑要求，OUT1和 OUT2分别在图4和图5中的两级差分放大器中进行交叉比较放大；第一轨对 轨的前置放大器和第二轨对轨的前置放大器后分别有两级差分放大器，主要用 来提供大的增益；OUT1与OUT2经过第一差分放大器输出OUT3；OUT2与 OUT1经过第三差分放大器输出OUT4；OUT3与OUT4经过第二差分放大器 输出OUT5；OUT4与OUT3经过第四差分放大器输出OUT6；最后OUT5与 OUT6都经过两级反相器，该两级反相器作为缓冲级，限制了传输信号摆幅， 保证信号正确稳定的传输，OUT5经过两级反相器得到输出OUT，OUT6经过 两级反相器得到输出OUTN，OUT与OUTN是精确互补的差分信号。

本发明所述的LVDS接收器采用NMOS管和PMOS管各做一套预接收器， 两者分别接收微小的差动信号，其基本思想就是把具有NMOS输入差分对和 PMOS输入差分对的运放折叠结合起来。这样，当共模输入电平V_cM接近地 电位时，NMOS差分对的跨导下降，最终为零。尽管如此，PMOS差分对还 在正常工作。相反，如果共模输入电平V_cM接近VDD时，则PMOS差分对开 始关断，但是NMOS差分对还在正常工作。这样，在理想情况下，在 GND-VDD整个共模输入范围内，该放大器均能正常工作，如此可以感测全 幅的共模电压的差动信号，可以完整接收共模电压较低或者较高的差动信号， 使轨至轨接收器信号接收能力加强。

为了实现精确的互补差分信号，本发明采用完全对称的电路结构，对PAD 与PADN、PADN与PAD的差分放大信号OUT1、OUT2进行交叉比较放大， 得到完全互补的差分信号OUT与OUTN。

本发明提出的电路结构不仅是对称的两个电路模块，并且电路模块内的差 分放大器的信号都是全差分的互补信号，因为差分放大器只对两个不同电压的 差值进行放大，对共模信号没有放大作用，所以即使没有采用迟滞比较器的情 况下，该电路结构也可以有效地抑制共模干扰信号带来的噪声。

图7是产生第一控制信号LT和第二控制信号LTN的电路图。

如图7所示，始能信号PON经过两个反相器产生第一控制信号LT，始能 信号LTN经过三个反相器产生第二控制信号LTN；

第一个反相器由NMOS管M50与PMOS管M49构成，第二个反相器由 NMOS管M52与PMOS管M51构成，第三个反相器由NMOS管M54与PMOS 管M53构成；

M50的源极、M52的源极和M54的源极都接地电平GND；

M49的源极、M51的源极和M53的源极都接电源VDD；

M49的栅极和M50的栅极分别与始能信号PON相连；

M49的漏极、M40的漏极分别与M51的栅极、M52的栅极连接；

M51的漏极和M52的漏极连接，产生第一控制信号LT；

M51的漏极、M52的漏极分别与M53的栅极、M54的栅极连接；

M53的漏极和M54的漏极连接，产生第二控制信号LTN。

本发明所述的LVDS接收器实现在一集成电路上，包括两个完全对称的电 路模块。每个电路模块都包括：一个轨到轨的前置放大器：混合使用NMOS 和PMOS差动对，使得一个关断时，另一个可以开启，使放大器始终处于工 作状态，从而扩大了共模输入范围；该轨对轨的前置放大器后有两个普通的差 分放大器，主要用来提供大的增益；最后还有两级反相器，作为缓冲级，限制 传输信号摆幅，保证信号正确稳定传输。本发明采用结构完全对称的两个电路 模块，实现了精确互补差分信号OUT和OUTN的产生。所述电路模块中的差 分放大器都是互补的全差分信号，即使没有使用迟滞比较器，也能有效地抑制 噪声。本发明所述的LVDS接收器可广泛应用于高速D/A转换器。

以上说明对本发明而言只是说明性的，而非限制性的，本领域普通技术人 员理解，在不脱离所附权利要求所限定的精神和范围的情况下，可做出许多修 改、变化或等效，但都将落入本发明的保护范围内。