非易失性存储设备和系统及编程非易失性存储设备的方法

摘要

一种方法用于编程非易失性存储器设备的存储器块。该非易失性存储器设备操作上连接至存储器控制器，存储器块由位于串选择线与对应于该串选择线的公共源极线之间的多条字线定义。该方法包括：编程存储器块的第一子块；在第一子块的编程期间在非易失性存储设备中确定何时编程参考字线；当确定在编程第一子块期间编程参考字线时部分擦除存储器块的第二子块。

说明书

技术领域

本发明构思一般涉及电子设备，而且更具体地，本发明构思涉及非易失 性半导体存储设备、包括非易失性半导体存储设备的系统、以及编程非易失 性半导体存储设备的方法。

背景技术

已知多种不同类型的非易失性存储设备，例如包括掩码只读存储器 (MROM)设备、可编程只读存储器(PROM)设备、可擦除可编程只读存 储器(EPROM)设备、和电可擦除可编程只读存储器(EEPROM)。

从EEPROM技术发展的NAND快闪存储器设备已经广泛用于非易失性 大量数据存储应用。例如，NAND快闪存储器设备一般用于在诸如计算机、 移动电话机、个人数字助理(PDA)、数字相机、摄像机、录音机、MP3播放 器、手持个人计算机(PC)、游戏控制台、传真机、扫描仪、打印机等大量 不同类型的主机设备中存储音频、图像和/或视频数据。

取决于每存储单元存储的比特数，NAND快闪存储器设备通常被分类为 单电平单元(SLC)设备或多电平单元(MLC)设备。SLC设备在每个NAND 快闪存储单元中存储单个比特的数据，而MLC设备在每个NAND快闪存储 单元中存储2个或更多比特的数据。

在传统术语中，连接到相同的字线的NAND快闪存储单元存储一个或多 个“页”的数据。具体地，在SLC设备的情况下，连接到相同字线的NAND 快闪存储单元存储一页数据，其中页数据的每个比特存储在单独的存储单元 中。在MLC设备的情况下，连接到同一字线的NAND快闪存储单元存储 多页数据，其中各个页数据的多个比特存储在相同的存储单元中。例如，在 “n比特”MLC设备的情况下(n为2或更多)，连接到相同的字线的NAND 快闪存储单元存储“n”页数据，其中每个存储单元存储分别“n”个页的“n” 比特数据。

NAND快闪存储器设备通常特征为以页为单位进行编程和读取，并且以 存储器“块”为单位进行擦除，其中每个块包括多条字线(或多个页)和多 条位线，分别连接到分别的存储单元“串”。每个存储单元串典型地由串选择 晶体管与地选择晶体管之间串联连接的多个快闪存储单元定义。

在编程之前擦除整个存储器块，而且每个存储器块的编程通常包括从最 接近地选择晶体管的第一字线到最接近串选择晶体管的最后字线顺序编程字 线。

发明内容

根据本发明构思的一个方面，提供一种编程非易失性存储器设备的存储 器块的方法。该非易失性存储器设备操作上连接至存储器控制器，并且存储 器块由位于串选择线与对应于该串选择线的公共源极线之间的多条字线定 义。该方法包括：编程存储器块的第一子块；在第一子块的编程期间在非易 失性存储设备中确定何时编程参考字线；以及当确定在编程第一子块期间编 程参考字线时部分擦除存储器块的第二子块。

根据本发明构思的另一方面，提供一种编程非易失性存储器设备的存储 器块的方法。该非易失性存储器设备操作上连接至存储器控制器，存储器块 由位于串选择线与对应于该串选择线的公共源极线之间的多条字线定义。该 方法包括：编程存储器块的第一子块；在第一子块的编程期间在非易失性存 储设备中确定何时编程参考字线；当确定在编程第一子块期间编程参考字线 时从存储器控制器向非易失性存储设备发送部分擦除命令；响应于部分擦除 命令而部分擦除存储器块的第二子块；以及在部分擦除第二子块之后编程存 储器块的第二子块。

根据本发明构思的另一方面，提供一种操作非易失性存储器设备的方法。 该非易失性存储器设备包括存储器块，其由位于串选择线与对应于该串选择 线的公共源极线之间的多条字线定义。该方法包括：擦除存储器块包括向存 储器块的多条字线施加第一擦除电压；以及部分擦除存储器块的至少一条字 线包括向该至少一条字线施加第二擦除电压，其中第一擦除电压不同于第二 擦除电压。

根据本发明构思的另一方面，提供一种非易失性存储器设备，包括：非 易失性存储器块，由位于串选择线与对应于该串选择线的公共源极线之间的 多条字线定义；以及控制电路，配置为编程存储器块的第一子块，在第一子 块的编程期间确定何时编程参考字线，而且当确定在编程第一子块期间编程 参考字线时部分擦除存储器块的第二子块。

根据本发明构思的另一方面，提供一种存储系统，其包括非易失性存储 器设备和存储器控制器。该非易失性存储器设备包括：非易失性存储器块， 由位于串选择线与对应于该串选择线的公共源极线之间的多条字线定义；以 及控制电路，配置为在非易失性存储器设备的字线上执行编程命令和部分擦 除命令。该存储器控制器配置为向非易失性存储器设备发送编程命令以编程 存储器块的第一子块，在第一子块的编程期间确定何时编程参考字线，当确 定在编程第一子块期间编程参考字线时从存储器控制器向非易失性存储器设 备发送部分擦除命令，而且在发送部分擦除命令之后向非易失性存储器设备 发送编程命令以编程存储器块的第二子块。

根据本发明构思的另一方面，提供一种操作非易失性存储器设备的方法。 该方法包括：接收地址、数据、和编程命令；以及响应于编程命令，将数据 编程到由连接到存储器块中的NAND存储单元串的多条字线当中与该地址对 应的字线定义的页，并且擦除范围从与该地址对应的字线的随后的下一字线 到最后字线的子块。

根据本发明构思的另一方面，提供一种操作非易失性存储器设备的方法。 该方法包括：接收地址、数据、和编程命令；响应于编程命令，将数据编程 到由连接到存储器块中的NAND存储单元串的多条字线当中与该地址对应的 字线定义的页；响应于编程命令，向和与该地址对应的字线相邻的至少一条 字线施加中间电压；以及响应于编程命令，擦除范围从该至少一条字线的随 后的下一字线到最后字线的子块。

根据本发明构思的另一方面，提供一种非易失性存储器设备，包括：包 括存储器块的存储单元阵列，该存储器块包括连接到多条字线的NAND存储 单元串；以及存取控制部分，配置为接收地址、数据、和编程命令，将数据 编程到由多条字线当中与该地址对应的字线定义的页，然后自动擦除范围从 与该地址对应的字线的随后的下一字线到最后字线的子块。

根据本发明构思的另一方面，提供一种非易失性存储器设备，包括：包 括存储器块的存储单元阵列，该存储器块包括连接到多条字线的NAND存储 单元串；以及存取控制部分，配置为接收地址、数据、和编程命令，将数据 编程到由多条字线当中与该地址对应的字线定义的页，向和与该地址对应的 字线相邻的至少一条字线施加中间电压，并且擦除范围从该至少一条字线的 随后的下一字线到最后字线的子块。

根据本发明构思的另一方面，提供一种存储系统，其包括非易失性存储 器设备、和配置为控制该非易失性存储器设备的存储器控制器。该非易失性 存储器设备包括：包括存储器块的存储单元阵列，该存储器块包括连接到多 条字线的NAND存储单元串；以及存取控制部分，配置为接收地址、数据、 和编程命令，将数据编程到由多条字线当中与该地址对应的字线定义的页， 然后自动擦除范围从与该地址对应的字线的随后的下一字线到最后字线的子 块。

根据本发明构思的另一方面，提供一种存储卡，其包括非易失性存储器 设备、卡接口、以及配置为控制卡接口和非易失性存储器设备的数据通信的 存储器控制器。该非易失性存储器设备包括：包括存储器块的存储单元阵列， 该存储器块包括连接到多条字线的NAND存储单元串；以及存取控制部分， 配置为接收地址、数据、和编程命令，将数据编程到由多条字线当中与该地 址对应的字线定义的页，然后自动擦除范围从与该地址对应的字线的随后的 下一字线到最后字线的子块。

根据本发明构思的另一方面，提供一种三维非易失性存储器设备，其包 括：多个三维堆叠的存储单元阵列；以及存取控制部分，配置为接收地址、 数据、和编程命令，将数据编程到由多条字线当中与该地址对应的字线定义 的页，其中该多条字线包括在存储单元阵列的一个中并且连接到NAND存储 单元串，然后自动擦除范围从与该地址对应的字线的随后的下一字线到最后 字线的子块。

附图说明

通过参考附图的以下具体描述，本发明构思的以上和其它方面和特征将 更加明了，其中：

图1是根据本发明构思的一个或多个实施例的非易失性存储器设备的框 图；

图2A是示出根据本发明构思的一个或多个实施例的二维存储器块的子 块的示例的图；

图2B是示出根据本发明构思的一个或多个实施例的二维存储器块的子 块的另一示例的图；

图3是示出根据本发明构思的一个或多个实施例的三维存储器块的示例 的图；

图4是用于解释在编程操作期间由通过电压引起的非易失性存储单元的 阈电压分布的扰动、并进一步解释使用部分擦除操作恢复阈电压分布的图；

图5A是用于解释根据本发明构思的一个或多个实施例的操作图1所示 的非易失性存储器设备的方法的流程图；

图5B是示出根据本发明构思的一个或多个实施例的命令序列和非易失 性存储器设备操作的图；

图5C是用于解释根据本发明构思的一个或多个实施例的操作图1所示的 非易失性存储器设备的方法的时序图；

图6是说明根据本发明构思的一个或多个实施例的操作图1所示的非易 失性存储器设备的操作序列的图；

图7A是示出根据本发明构思的一个或多个其他实施例的命令序列的图；

图7B是用于解释根据本发明构思的一个或多个其他实施例的操作图1 所示的非易失性存储器设备的方法的时序图；

图7C是说明根据本发明构思的一个或多个其他实施例的操作图1所示的 非易失性存储器设备的方法的操作序列的图；

图8到13是根据本发明构思的一个或多个实施例的包括非易失性存储器 设备的各个存储系统的框图；以及

图14是根据本发明构思的一个或多个实施例的包括图13所示的存储系 统的数据处理系统的框图。

具体实施方式

下面将参考其中示出本发明构思的实施例的附图更完整地描述本发明构 思。然而，本发明构思可以以不同的形式实现，而不应当被解读为限于这里 描述的实施例。相反，提供这些实施例是为了适当本公开更为彻底和完整， 并向本领域技术人员全面地传达本发明的范围。附图中，为了清楚起见，可 以夸大元件和组件的尺寸和相对尺寸。相同的引用数字通篇指代相同的元件。

不难理解，当元素被称为“连接到”或“耦接到”其他元素时，其可以 直接连接到或耦接到其他元素，或者可以存在中间元素。相反，当元素被称 为“直接连接到”或“直接耦接到”其他元素时，不存在中间元素。如这里 所用，术语“和/或”包括一个或多个列出的关联条目的任意和所有组合并且 可以缩写为“/”。

不难理解，虽然这里可以使用术语第一、第二等来描述各种元素，这些 元素不应当为这些术语所限制。这些术语是用于将一个元素与另一个元素区 分开。例如，可以将第一信号称为第二信号，并且，类似地，可以将第二信 号称为第一信号，而不背离本公开的教示。

这里使用的术语是用于描述具体实施例的目的，并非意在限制本发明。 如这里所使用的，单数形式“一”、“一个”、和“该”意在同样包含复数形式， 除非上下文清楚地另有指明。此外不难理解，术语“包括”和/或“包含”当 在这里使用时，指定所述的特征、区域、整数、步骤、操作、元件、和/或组 件的存在，但并不排除存在或附加一个或多个其他特征、区域、整数、步骤、 操作、元件、组件和/或其群体。

作为本发明构思领域的常规，实施例的元件可以按照以框图格式说明的 功能单元的方式来描述。本领域技术人员不难理解，这些功能单元物理上由 电子电路实现，且可以具有或不具有软件实现的控制。

除非另外限定，这里使用的全部术语(包括技术和科学术语)具有与本 发明所属领域的普通技术人员通常理解的相同的含义。此外不难理解，诸如 在常用词典中定义的术语应当被解释为具有与它们在相关技术和/或公开的 上下文中的含义相一致的含义，而不应当在理性化或过度形式性的意义上解 读，除非这里明确地这样说明。

图1是根据本发明构思的一个或多个实施例的非易失性存储器设备10的 框图。非易失性存储器设备10通常包括存储单元阵列20和存取控制单元22。

该示例的存取控制单元22包括电压供电电路28、控制逻辑50、列译码 器60、页缓冲器和读出放大器(S/A)块70、Y-选通电路80、以及输入/输出 (I/O)块90。该示例的电压供电电路28包括电压产生器30和行译码器40， 而该示例的控制逻辑50包括译码器52和代码产生器54。这里将稍后在本发 明构思的实施例的背景下描述存取控制单元22的操作示例。

下面将参考图2A、图2B和图3描述存储单元阵列20的非限制性示例。

参考图2A和图2B的示例，存储单元阵列20的存储器块MB包括多个 (“m”个)NAND存储单元串20-1、20-2、...、20-m，其中“m”是自然数。 在这些特定的示例中，NAND存储单元串20-1到20-m在单一平面或层中布 局或实现。

NAND存储单元串20-1到20-m的每个包括串联连接的多个非易失性存 储单元21。例如，NAND存储单元串20-1包括多个非易失性存储单元21， 它们串联连接在连接到位线BL1的第一选择晶体管(或串选择晶体管)ST1 与连接到公共源极线CSL的第二选择晶体管(或地选择晶体管)ST2之间。 第一选择晶体管ST1的栅极连接到串选择线SSL，而第二选择晶体管ST2的 栅极连接到地选择线路GSL。各个非易失性存储单元21的栅极分别连接到多 条字线WL0到WL63。NAND存储单元串20-2到20-m具有与NAND存储 单元串20-1相同或基本相同的结构。

图2A和图2B的示例中，说明64条字线WL0到WL63。然而，不难理 解本发明构思不受字线数目的限制。

包括在NAND存储单元串20-1到20-m中的非易失性存储单元21可以 使用能够在每个单元中存储一个或多个比特的快闪电可擦除可编程只读存储 器(EEPROM)单元实现。换句话说，每个非易失性存储单元21可以实现为 存储一个比特(SLC)或多个比特(MLC)的NAND快闪存储单元。

当存储器块的存储单元是SLC时，连接到相同的字线的存储器串的存储 单元存储一个可寻址页的数据。另一方面，当存储器块的存储单元是MLC时， 连接到相同的字线的存储器串的存储单元存储多个可寻址页的数据。例如， 在2比特MLC的情况下，每条字线将包括两个可寻址页的数据，即，最低有 效比特(LSB)页和最高有效比特(MSB)页。

图3说明图1中所示的存储单元阵列20的另一个示例。这里，存储单 元串20′-1、20′-2、...、20′-k(其中“k”是自然数)在不同的平面或层上三 维布局。该示例的NAND存储单元串20′-1到20′-k共享存取控制单元，其存 取NAND存储单元串20′-1到20′-k。如图所示，第一NAND存储单元串20′-1 可以布局在第一层21-1，第二NAND存储单元串20′-2可以布局在第二层 21-2，而第k NAND存储单元串20′-k可以布局在第k层21-k。

层21-1到21-k例如可以由晶圆堆(stack)、芯片堆、或单元堆形成。层 21-1到21-k可以使用诸如硅通孔(TSV)、导电块(conductive bump)、或引 线接合(wire bonding)的导电贯通元件彼此连接。

层21-1到21-k的每个包括多个单元串。例如，第一层21-1的第一NAND 存储单元串20′-1包括串联连接在多个选择晶体管ST11和ST21之间的多个 非易失性存储单元21，例如，NAND快闪存储单元。第二层21-2的第二NAND 存储单元串20′-2包括串联连接在多个选择晶体管ST12和ST22之间的多个 非易失性存储单元21，例如，NAND快闪存储单元。第k层21-k的第k NAND 存储单元串20′-k包括串联连接在多个选择晶体管ST1k和ST2k之间的多个 非易失性存储单元21，例如，NAND快闪存储单元。

如图3的示例所示，NAND存储单元串20′-1到20′-k的每个共享字线 WL0到WL63、公共源极线CSL、以及位线BL1。换句话说，在各个层21-1 到21-k的对应位置处的NAND存储单元串的每个可以连接到包括在页缓冲 器和读出放大器(S/A)块70(图1)中的页缓冲器71-1到71-m(PB1到PBm) 当中的对应的一个。

示范性三维(3D)非易失性存储器设备在美国专利No.7,679,133中披露， 其公开通过引用合并于此。

现在将参考图1和图2A描述本发明构思的操作实施例。图2A的示例中， 存储器块MB包括第一子块SB1和第二子块SB2，其中每个子块包括至少一 条字线。该说明的示例中，第一子块SB1包括字线WL0到WL31，而第二子 块SB2包括字线WL32到WL63。然而，不难理解，本发明构思不限于图2A 的配置。

存取控制单元22响应于命令(或命令集)和外部接收的地址而存取存储 单元阵列20以执行数据存取操作。例如可以从外部存储器控制器接收地址。 数据存取操作可以是编程操作、读操作、或擦除操作。不难理解，编程操作 包括编程验证操作，而擦除操作包括擦除验证操作。

如下面将参考图1到图5B作为示例解释的，根据本发明构思的实施例的 非易失性存储器设备的编程存储器块的方法包括：编程存储器块的第一子块； 在第一子块的编程期间确定在非易失性存储设备中何时编程参考字线；当确 定在编程第一子块期间编程参考字线时部分擦除存储器块的第二子块。在下 面的示例中，参考字线是字线WL31。

例如，参考图1和图2A，当要执行编程操作时，存取控制单元22从存 储器控制器接收地址、数据、和编程命令，并且从存储器块MB的第一字线 WL01开始按顺序进行编程。图2A的示例中，字线WL31被指定为参考字 线，而且是子块SB1的按顺序编程的字线WL的最后一个。

假定存取控制单元22接收的编程地址标识参考字线WL31。该情况下， 存取控制单元22执行编程操作和部分擦除操作两者。即，存取控制单元22 响应于编程命令编程由接收的地址标识的字线WL31，然后执行部分擦除操 作，其中非编程字线WL32到WL63被擦除。如稍后将解释的，在MLC的 情况下，字线WL31可以在执行部分擦除操作之前被部分编程(例如，LSB 页编程)，然后在部分擦除操作之后被完全编程(例如，MSB页编程)。

这里，“部分擦除”操作是指这样的擦除操作，其中存储器块的少于全部 的字线WL被擦除。这与其中存储器块的全部字线WL被擦除的正常擦除操 作相反。为此，参照下表中说明的示范性偏置条件：

表

  正常擦除   部分擦除   位线(BL)   浮置   浮置   SSL   浮置   浮置   已选择WL   第一WL电压   第二WL电压   未选择WL   n/a   浮置   GSL   浮置   浮置   CSL   浮置   浮置   基底   第一高擦除电压   第二高擦除电压

在表中给出的示例中，在正常擦除操作中，位线、SSL、GSL和CSL全 部被电浮置，并且基底电压被偏置为诸如20V的第一高擦除电压，而字线被 偏置为诸如0V的第一电压。由于整个块被擦除，故在正常擦除操作中没有 “未选择”字线。而且，不难理解，基底电压可以被施加到存储单元阵列的 半导体堆(bulk)，例如，口袋(pocket)P阱和深N阱。

在表中给出的示例中，在部分擦除操作中，未选择字线WL(例如，图 2A的子块SB1的字线)连同位线、SSL、GSL和CSL一起被电浮置。另一 个示例中，未选择字线WL(例如图2A的子块SB1的字线)可以被施加高 电压，诸如施加到基底的高擦除电压。基底电压被偏置为第二高擦除电压， 而已选择字线，(例如图2A的子块SB2的字线)被偏置为第二WL电压。

在部分擦除操作中，通过电浮置未选择字线WL(例如，图2A的子块 SB1的字线)，或通过向未选择字线WL施加高电压，不引起F-N隧穿并且以 前存储的数据不被擦除。

第一WL电压可以与第二WL电压相同或不同，而第一高擦除电压可以 与第二高擦除电压相同或不同。例如，第一和第二WL电压可以都是0V，而 第一和第二高擦除电压可以都是20V。然而，实施例不限于这些特定的电压 示例。

显著地，部分擦除操作中已选择字线WL与基底之间的电压差可以小于 正常擦除操作中已选择字线与基底之间的电压差。这是因为在部分擦除操作 中由于被擦除的字线已经处于“擦除”状态而需要较少的电压差。使用较低 的电压差可以减少由字线WL与基底之间的高电压差导致的过擦除条件的发 生。因此，例如，用于部分擦除操作的第二WL电压可以大于用于正常擦除 操作的第一WL电压，和/或用于部分擦除操作的第二高擦除(基底)电压可 以小于用于正常擦除操作的第一高擦除(基底)电压。

图2A的示例中，在编程字线WL32到WL63之前，字线WL32到WL63 的部分擦除有效地“重置”已擦除单元的电压分布。具体地，在存储器块MB 的字线的顺序编程期间，“上”字线(例如，子块SB2的字线WL)的已擦除 单元在“下”字线(例如，子块SB1的字线WL)的编程期间特别易受通过 向非选择字线施加通过电压造成的阈电压移动的影响。这里将其称为“Vpass 扰动”。在完成存储器块MB的编程时已擦除单元的电压分布的移动会恶化已 擦除单元与已编程单元之间的阈电压分布窗口。

例如，参考图4，其为解释在字线WL的顺序编程期间由施加通过电压 造成的阈电压分布的扰动的图。所示示例中，存储器块MB包括64条字线， 即，WL0到WL63。示出四个存储单元连接到每条字线。此外在该示例中， NAND存储单元各自存储3比特数据，其中“E”表示处于擦除状态的NAND 存储单元，而“P7”表示处于编程状态的具有最高阈电压的NAND存储单元。

分布曲线L1表示在执行存储器块MB的编程操作之前连接到字线WL63 的已擦除单元E的初始阈电压(Vth)分布。分布曲线L2表示在对下字线(即， 字线WL31)执行编程操作之后连接到字线WL63的已擦除单元E的Vth分 布。可以看到Vpass扰动导致字线WL63的已擦除单元的电压分布沿正电压 方向移动。对字线WL63施加部分擦除操作导致字线WL63的已擦除单元的 电压分布回复到、或基本回复到原始的Vth分布曲线L1。以这种方式，在完 成存储器块MB的编程时保持已擦除单元与已编程单元之间的合适的阈电压 分布窗口。

在SLC编程的情况下，在当前实施例的示例中，在单比特编程参考字线 WL31之后执行图2A的第二子块SB2的部分擦除操作。

然而，如上所述，在MLC编程的情况下，字线WL31可以在执行部分 擦除操作之前被部分编程(例如，LSB页编程)，然后在部分擦除操作之后进 行完全编程(例如，MSB页编程)。随着存储在每个存储单元中的数据比特 数目的增加，愈来愈难以确保存储多比特(或，多电平)数据的存储器设备 的可靠性。导致可靠性退化的一个潜在因素可以是由相邻存储单元之间的耦 合引起的无意的阈电压变化。例如，当编程与已编程存储单元相邻的存储单 元时先前编程的存储单元的阈电压可以因耦合而改变。为了管理这样的耦合 效应，已经开发了有时被称为影子编程和地址加扰的技术。该情况下，在图 2A的示例中，第二子块SB2的字线WL32的一个或多个低比特(或页)可 以在第一子块SB1的字线WL31的一个或多个高比特(或页)之前进行编程。 因此，为了避免擦除字线WL32的已编程的低比特，可以在字线WL31的 低比特编程之后进行第二子块SB2的部分擦除。换句话说，例如，可以在LSB 页在参考字线WL31中被编程之后且在MSB页在参考字线WL31中被编程 之前部分擦除第二子块SB2。为定义的目的，这里将其中至少一条上字线WL 的至少一个低比特(LSB)在至少一条下字线WL的至少一个高比特(MSB) 之前进行编程的编程方案统称为影子编程。

图2A的示例中，如上所述，参考字线是WL31，而存储器块MB包括两 个子块SB1和SB2。非易失性存储器设备响应于编程命令在接收的地址与参 考字线WL31对应时自动执行编程操作和部分擦除操作。即，编程参考字线 WL31的至少一个页，并对第二子块SB2执行部分擦除。然而，实施例既不 限于每存储器块提供两个子块，也不限于子块具有相同数量的字线WL。

图2B所示的示例中，当存储器块MB包含三个子块SB1、SB2、和SB3 时，其中子块SB1包括字线WL0到WL31，子块SB2包括字线WL32和 WL33，而子块SB3包括字线WL34到WL63。

图2B的配置中，在第一子块SB1的全部字线WL0到WL31被编程之后， 可以对第二和第三子块SB2和SB3同时进行部分擦除操作。替换地，在第一 子块SB1的全部字线WL0到WL31被编程之后，可以仅对第二子块SB2进 行部分擦除操作，并且在第二子块SB2被编程之后，可以仅对第三子块SB3 进行部分擦除。作为另一替换，在第一子块SB1的全部字线WL0到WL31 被编程之后，可以对第二和第三子块SB2和SB3两者进行部分擦除操作，并 且在第二子块SB2被编程之后，可以仅对第三子块SB3进行部分擦除。

在与图2B的配置相关联的另一替换中，在第一子块的最后字线(WL31) 的编程之后执行的部分擦除操作期间向字线WL32和WL33施加中间电压。 例如，中间电压Vmid可以是基底电压与在部分擦除操作期间施加到第三子 块SB3的字线WL的字线WL电压(例如，0V)之间的电压。在其中第三子 块的字线WL电压是0V、且基底擦除电压是15至20V的情况下，中间电压 Vmid例如处于5到8V的范围。然而，该中间电压不限于该特定电压范围。 在部分擦除操作期间施加中间电压Vmid可以有效地减轻在部分擦除操作期 间对较低字线WL(即，子块SB1的字线)的阈扰动。

本发明构思同样适用于图3中作为示例说明的三维配置。该情况下，例 如，共享的字线WL31可以被指定为参考字线，该情况下共享的字线WL0 到WL31的存储单元构成第一子块，而共享的字线WL0到WL32构成第二子 块。如前面的示例，非易失性存储器设备10响应于外部编程命令在编程地址 与参考字线WL31对应时执行编程操作和部分擦除操作(例如，对于第二子 块)两者。

非易失性存储器设备10可以响应于单个编程命令顺序地执行对字线的 编程操作和擦除下一子块的部分擦除操作。另外，非易失性存储器设备10可 以顺序地从外部设备接收编程命令和子块擦除命令。此时，子块擦除命令可 以包括指示在经历编程命令的字线之后到来的下一字线的地址。

上述示例中，参考字线WL大致处在存储器块MB的依次排列的字线的 中心区域。然而，实施例在这方面不受限制。此外，参考字线WL的选择可 以实验性地进行，即，通过非易失性存储器设备的试验和错误测试进行。一 旦确定参考字线WL，可以将其地址存储在非易失性存储器设备10的信息存 储器块和/或e-熔丝中。

如前所述，图1的示例的存取控制单元22包括电压供电电路28、控制 逻辑50、列译码器60、页缓冲器和S/A块70、Y-选通电路80、以及输入/输 出(I/O)块90。现在将在本发明构思的实施例的背景下描述这些组件的示范 性操作。

当存储单元阵列20具有如图2A所示的配置且输入字线(或页)地址 (ADD)与参考字线WL(或页)地址相同时，电压供电电路28响应于来自 控制逻辑50的第一控制码C-CODEi(其中“i”是1)产生将要施加到字线 WL31的编程电压Vpgm。在完成对字线WL31的编程操作之后(即，在成功 完成编程执行和编程验证操作之后)，电压供电电路28响应于第二控制码 C-CODEi(其中“i”是2)建立先前给出的表的部分擦除偏置条件。当前实 施例中，第一控制码C-CODE1和第二控制码C-CODE2由控制逻辑50页序 地且自动地产生，即，不需要外部接收的擦除命令。换句话说，控制逻辑50 响应于外部接收的编程命令在输入字线(或页)地址(ADD)与参考字线 WL(或页)地址相同时顺序产生第一控制码C-CODE1和第二控制码 C-CODE2。

当存储单元阵列20具有如图2A所示的配置且输入字线(或页)地址 (ADD)与参考字线WL(或页)地址相同时，电压供电电路28响应于来自 控制逻辑50的第一控制码C-CODEi(其中“i”是1)产生将要施加到字线 WL31的编程电压Vpgm。在完成对字线WL31的编程操作之后(即，在成功 完成编程执行和编程验证操作之后)，除了按先前描述将字线WL32和WL33 建立在中间电压Vmid之外，电压供电电路28响应于第三控制码C-CODEi (其中“i”是3)建立先前给出的表的部分擦除偏置条件。同样，在当前实 施例中，第一控制码C-CODE1和第三控制码C-CODE2由控制逻辑50顺序 地和自动地产生，即，不需要外部接收的擦除命令。

电压供电电路28包括电压产生器30和行译码器40。电压产生器30产 生用于该实施例的编程操作所需的各种电压，诸如编程电压Vpgm、擦除电 压Vera、中间电压Vmid等。行译码器40在控制逻辑50的控制下选择性地 向字线WL和/或基底堆(bulk)施加产生的电压。这里注意，编程电压Vpgm 可以使用递增步长脉冲编程(ISPP)方案产生，而擦除电压Vera可以使用递 增步长脉冲擦除(ISPE)方案产生。

控制逻辑50控制存取控制单元22的整体操作，而且包括译码器52和代 码产生器54。译码器52将输入地址(即，从存储器控制器输出的地址)与 预定参考地址比较，而代码产生器根据比较结果产生适当的控制码C-CODEi。

例如，当存储单元阵列20如图2A所示配置且输入字线地址与参考字线 WL地址相同时，如上所述控制逻辑50自动地和顺序地产生第一控制码 C-CODE1和第二控制码C-CODE2。另一方面，当输入的地址不同于参考字 线WL地址时，控制逻辑50仅产生第一控制码C-CODE1，而且电压供电电 路28响应于此而向与输入地址对应的选定的字线(例如，字线WL0到WL30 当中的一条)施加编程电压Vpgm。

当存储单元阵列20如图2B所示配置且输入字线地址与参考字线WL地 址相同时，如上所述控制逻辑50自动地和顺序地产生第一控制码C-CODE1 和第三控制码C-CODE3。另一方面，当输入地址不同于参考字线WL地址时， 控制逻辑50仅产生第一控制代码C-CODE1，而且电压供电电路28响应于 此向与输入地址对应的选定的字线(例如，字线WL0到WL30当中的一条) 施加编程电压Vpgm。

译码器52还可以用于产生施加到电压供电电路的控制信号。例如，当输 入地址与参考字线WL地址相同时，译码器52可以向代码发生54输出第一 控制信号并向行译码器40发送第二控制信号，以使得在图2A所示的第二子 块SB2的部分擦除期间可以向字线WL32到WL63施加适当的电压(例如 0V)。作为另一个示例，当输入地址与参考字线WL地址相同时，译码器52 可以向代码产生器54输出控制信号并向行译码器40发送第二控制信号，以 使得在图2B所示的第三子块SB3的部分擦除期间可以向字线WL32和 WL33施加中间电压并可以向字线WL32到WL63施加适当的电压(例如0V)。

列译码器60受控于控制逻辑50以译码列地址并向Y-选通电路80输出多 个对应的选择信号。

页缓冲器和S/A块70包括多个页缓冲器71-1到71-m，其分别连接到多 条位线BL1到BLm。页缓冲器71-1到71-m的每一个可以充当写驱动器，其 在控制逻辑50的控制下的编程操作期间将页数据编程到存储单元阵列20。 此外，页缓冲器71-1到71-m的每一个可以充当读出放大器(S/A)，其在控 制逻辑50的控制下的读操作或验证操作期间读出和放大位线BL1到BLm的 对应的一个的电压电平。

Y-选通电路80响应于从列译码器60输出的选择信号控制页缓冲器和S/A 块70与I/O块90之间的数据交换。

I/O块90通过多个I/O管脚或数据总线将从外部设备接收的数据发送到 Y-选通电路80或将从Y-选通电路80输出的数据发送到外部设备。I/O管脚 可以接收诸如编程地址、读地址、或擦除地址的地址、诸如编程命令、读命 令、或擦除命令的命令、以及数据。此外，I/O管脚可以响应于读命令向外部 设备发送数据。地址包括列地址和行地址。

图5A是用于进一步解释根据本发明构思的实施例的图1所示的非易失 性存储器设备10的操作的流程图。图5B是用于解释根据本发明构思的实施 例的通过I/O数据总线输入的命令和非易失性存储器设备10的操作的图。图 5C是用于进一步解释根据本发明构思的实施例的图1所示的非易失性存储器 设备10的操作的时序图。共同参考这些附图，将描述本发明构思的各实施例 的操作。

在非易失性存储器设备10加电之后，在操作S10中在译码器52中设置 参考地址WLref。通过执行存储在非易失性存储器设备10的存储单元阵列20 的一部分中的信息块中的参考地址WLref的e-熔丝读操作来进行参考地址 WLref的设置。

之后，非易失性存储器设备10在操作S20中通过I/O数据总线从外部设 备(例如，存储器控制器)接收编程输入命令CMD1、地址ADD、数据DATA、 和编程确认命令CMD2。图5A和5B说明顺序接收各信号CMD1，ADD、 DATA、和CMD2，但应注意两个或多个这些信号也可以并行接收。

接下来，非易失性存储器设备10在图5A的操作S30中响应于编程确认 命令CMD2将数据编程到在字线WL地址中定义的页。这在图5B中表示为 操作PGM1。如之前所述，编程操作包括编程执行时段和编程验证操作的验 证时段。

在验证页的所有单元已被成功编程之后，并且在如上所述字线地址与参 考地址WLref对应(操作S40的是)的情况下，非易失性存储器设备10如 前面结合实施例所述自动地对存储器块MB的未编程子块(例如，图2A的 子块SB2)执行部分擦除操作。这在图5A中表示为操作S50，并且在图5B 中表示为操作PEO。

参考图5C，在芯片使能信号/CE处于激活(低)且命令锁存使能信号CLE 处于激活(高)时，基于写使能信号/WE的切换(toggle)将命令输入到非易 失性存储器设备。同样，当基于写使能信号/WE的切换地址锁存使能信号 (ALE)也处于激活(高)时将地址输入到非易失性存储器设备10。进一步， 当数据选通脉冲信号DQS被切换时将数据输入到非易失性存储器设备，并且 临时存储输入数据(例如，在非易失性存储器设备的页缓冲器中)。注意到， 图5C中，示出单独的列地址信号CADD和行地址信号RADD。在所示示例 中，行地址信号RADD标识参考字线线WL(例如，上面给出的示例中的字 线WL31)。

图5C还示出就绪/繁忙信号R&/B，其由非易失性存储器设备10产生用 于通知外部设备(例如，存储器控制器)该非易失性存储器设备何时处于繁 忙状态。在接收命令、地址、和数据之后，如果包括在地址信号中的行地址 信号RADD标识参考字线WL，则非易失性存储器设备执行编程和部分擦除 操作。在这些操作期间，就绪/繁忙信号R&/B处于“繁忙”状态。图5C中， “tPROG”表示用于执行参考字线WL的编程操作所用的时间，而“tERS” 表示用于执行部分擦除操作(例如，图2A的子块SB2的部分擦除)所用的 时间。

现在参考图6以进一步解释根据本发明构思的实施例的存储器控制器与 非易失性存储器设备(NAND)之间的通信。

初始，在操作S610，在非易失性存储器设备中设置参考字线(或页)地 址Wref。如上所述，例如这可以通过在非易失性存储器设备加电时执行e-熔 丝读操作来完成。

在其中将要进行非易失性存储器设备的存储器块MB的编程的情况下， 控制器开始顺序编程非易失性存储器设备的字线WL。如上所述，编程可以 是SLC编程和/或MLC编程。在该顺序编程期间，存储器控制器在图6的操 作S620最终发出与参考地址Wref对应的编程地址。

如以上实施例所述，当编程地址对应于参考地址Wref时，执行操作S630， 其中非易失性存储器编程由参考地址Wref指定的页，并且执行存储器块MB 中剩余的至少一些未编程字线WL的部分擦除操作。在此期间(tPROG+ tERS)，在操作S640，就绪/繁忙信号R&/B被驱动为“低”状态，即“繁忙” 状态。

在图6的操作S650中，存储器控制器监视就绪/繁忙信号R&/B，并且在 就绪/繁忙信号R&/B处于“繁忙”状态的同时推迟发出进一步的编程命令。 如图所示，存储器控制器可以发出状态读命令，并且该非易失性存储器设备 可以在操作S660响应于此而输出状态数据。

在时段tPROG+TERS终止时，设置就绪/繁忙信号R&/B为“高”状态， 即“就绪”状态，而且控制器在操作S670发出与存储器块的下一字线(例如 页地址Wref+1)关联的编程命令。

在上述的实施例中，非易失性存储器设备在缺少从存储器控制器接收的 部分擦除命令的情况下执行部分擦除操作。即，非易失性存储器设备自身执 行参考地址Wref与从存储器控制器接收的编程地址ADD的比较，并且当参 考地址Wref与编程地址ADD一致时自动执行部分擦除操作。然而，如下一 步参考图7A到图7C所述，本发明构思不限于该方式。

图7A是用于说明根据本发明构思的另外实施例的通过I/O数据总线输入 的命令和非易失性存储器设备的操作的图。图7B是用于进一步解释根据本发 明构思的另外实施例的非易失性存储器设备10的操作的时序图。

首先参考图7A，非易失性存储器设备通过I/O数据总线从外部设备(例 如，存储器控制器)接收编程输入命令CMD1、地址(CADD和RADD1)、 数据DATA、和编程确认命令CMD2。图7A说明这些信号CMD1、(CADD 和RADD1)、DATA和CMD2被顺序接收，但应注意，两个或多个这些信号 也可以并行接收。

接下来，非易失性存储器设备响应于编程确认命令CMD2将数据DATA 编程到在行地址RADD1中定义的页。如之前所述，编程操作包括编程执行 时段和编程验证操作的验证时段。在该期间，就绪/繁忙信号R&/B被驱动为 繁忙状态。

图7A中假定行地址RADD1与之前讨论的参考地址Wref对应。在验证 参考页的全部单元已经被成功编程之后，设置就绪/繁忙信号R&/B为就绪状 态，并且非易失性存储器设备接收部分擦除输入命令P-ERS1、行地址 RADD2、和部分擦除确认命令P-ERS2。同样，这些信号可以顺序和/或并行 接收。作为响应，参考行地址RADD2，非易失性存储器设备执行存储器块的 上字线的部分擦除，如结合先前实施例所述。行地址RADD2可以对应于或 可以不同于该字线地址WLref+1。在部分擦除期间，就绪/繁忙信号R&/B被 驱动为繁忙状态。

图7B对应于图7A的操作且类似于前面描述的5C，除了图7B显示单独 执行编程操作和部分擦除操作之外。即，部分擦除输入命令P-ERS1、行地址 RADD2、和部分擦除确认命令P-ERS2的接收发生在编程操作的时段tPROG 之后且在部分擦除操作的时段tERS之前。

现在参考图7以进一步解释根据本发明构思的其他实施例的存储器控制 器与非易失性存储器设备(NAND)之间的通信。

初始，在操作S710，在非易失性存储器设备中设置参考字线(或页)地 址Wref。如上所述，例如这可以通过在非易失性存储器设备加电时执行e-熔 丝读操作来进行。

作为操作S720，存储器控制器读取在非易失性存储器设备中设置的参考 地址Wref。

在其中将要进行非易失性存储器设备的存储器块MB的编程的情况下， 控制器开始顺序编程非易失性存储器设备的存储器块MB的字线WL。如上 所述，编程可以是SLC编程和/或MLC编程。在该顺序编程期间，存储器控 制器在图7的操作S730最终发出对应于参考地址Wref的编程地址。

如以上实施例所述，当编程地址对应于参考地址Wref时，执行操作S740， 其中非易失性存储器编程由参考地址Wref指定的页。在此期间(tPROG)， 在操作S750，就绪/繁忙信号R&/B被驱动为“低”状态，即“繁忙”状态。

在图7C的操作S760中，存储器控制器监视就绪/繁忙信号R&/B，并且 在就绪/繁忙信号R&/B处于“繁忙”状态的同时推迟发出进一步的编程命令。 如图所示，存储器控制器可以发出状态读命令，并且该非易失性存储器设备 可以在操作S770响应于此而输出状态数据。

在时段tPROG终止时，设置就绪/繁忙信号R&/B为“高”状态，即，“就 绪”状态，而且控制器在操作S780发出具有与Wref+1对应的部分擦除地址 的部分擦除命令。

在操作S790，非易失性存储器设备响应于来自存储器控制器的部分擦除 命令执行存储器块MB中剩余的至少一些未编程字线WL(在该示例中，包 括与Wref+1对应的字线)的部分擦除操作。在此期间(tERS)，就绪/繁忙 信号R&/B被驱动为“低”状态，即“繁忙”状态。

在图7C的操作S800中，存储器控制器监视就绪/繁忙信号R&/B，并且 在就绪/繁忙信号R&/B处于“繁忙”状态时推迟发出进一步的编程命令。如 图所示，存储器控制器可以如前所述地发出状态读命令。

在时段tERS终止时，设置就绪/繁忙信号R&/B为“高”状态，即“就 绪”状态，并且控制器在操作S810发出具有与Wref+1对应的编程地址的编 程命令。从这里起，进行剩余字线的顺序编程。

图8是根据本发明构思的一些实施例的包括图1所示的非易失性存储器 设备10的存储系统100的框图。存储系统100可以实现为蜂窝电话机、智能 电话机、平板个人计算机(PC)、个人数字助理(PDA)或无线通信系统。

存储系统100包括非易失性存储器设备10和控制非易失性存储器设备 10的操作的存储器控制器150。存储器控制器150可以根据处理器110的控 制来控制非易失性存储器设备10的数据存取操作，如编程操作、擦除操作、 和读操作。

在编程操作期间，非易失性存储器设备10和存储器控制器150根据前述 的任何实施例来配置。在非易失性存储器设备10中编程的页数据可以根据处 理器110和/或存储器控制器150的控制通过显示器120来显示。

无线收发器130通过天线ANT发送或接收无线信号。无线收发器130可 以将通过天线ANT接收的无线信号转换为处理器110能够处理的信号。因此， 处理器110可处理从无线收发器130输出的信号，并且将处理的信号发送到 存储器控制器150或显示器120。存储器控制器150可以将处理器110处理 的信号编程到非易失性存储器设备10。无线收发器130还可将处理器110输 出的信号转换为无线信号，并且通过天线ANT将无线信号输出到外部设备。

输入设备140使得能够将用于控制处理器110的操作的控制信号、或将 要由处理器110处理的数据输入到存储系统100。可以通过诸如触摸板或计 算机鼠标、键盘、或键区的定点设备来实现输入设备140。

处理器110可以控制显示器120的操作以显示从存储器控制器150输出 的数据、从无线收发器130输出的数据、或从输入设备140输出的数据。控 制非易失性存储器设备10的操作的存储器控制器150可以实现为处理器110 的一部分或单独的芯片。

图9是根据本发明构思的其他实施例的包括图1所示的非易失性存储器 设备10的存储系统200的框图。存储系统200可以实现为PC、平板PC、上 网本、电子阅读器、PDA、便携多媒体播放器(PMP)、MP3播放器、或MP4 播放器。

存储系统200包括非易失性存储器设备10和控制非易失性存储器设备 10的数据处理操作的存储器控制器240。非易失性存储器设备10和存储器控 制器240可以根据前述的任何实施例来配置。处理器210可以根据通过输入 设备220输入的数据通过显示器230显示存储在非易失性存储器设备10中的 数据。可以通过诸如触摸板或计算机鼠标、键盘、或键区的定点设备来实现 输入设备220。

处理器210将要控制存储系统200的整体操作和存储器控制器240的操 作。可以控制非易失性存储器设备10的操作的存储器控制器240可以实现为 处理器210的一部分或单独的芯片。

图10是根据本发明构思的另外实施例的包括非易失性存储器设备10的 存储系统300的框图。存储系统300可以实现为存储卡或智能卡。存储系统 300包括非易失性存储器设备10、存储器控制器310、和卡接口320。非易失 性存储器设备10和存储器控制器310可以根据前述的任何实施例来配置。

存储器控制器310可以控制非易失性存储器设备10与卡接口320之间的 数据交换。卡接口320可以是安全数字(SD)卡接口或多媒体卡(MMC) 接口，单本发明构思不限于当前实施例。

卡接口320可以根据主机330的协议接口连接主机330和存储器控制器 310用于数据交换。卡接口320可以支持通用串行总线(USB)协议和芯片间 (IC)-USB协议。这里，卡接口320可以指示支持由主机330使用的协议的 硬件、安装在硬件中的软件、或信号传输模式。

当存储系统300连接到诸如PC、平板PC、数字相机、数字音频播放器、 蜂窝电话机、控制台视频游戏硬件、或数字机顶盒的主机330时，主机330 的主机接口350可以根据微处理器340的控制通过卡接口320和存储器控制 器310执行与非易失性存储器设备10的数据通信。

图11是根据本发明构思的另外实施例的包括非易失性存储器设备10的 存储系统400的框图。存储系统400可以实现为图像处理器，如数字相机、 配备数字相机的移动电话机、配备数字相机的智能手机、或配备数字相机的 平板PC。

存储系统400包括非易失性存储器设备10和控制非易失性存储器设备 10的数据处理操作(诸如编程操作、擦除操作、和读操作)的存储器控制器 440。非易失性存储器设备10和存储器控制器440可以根据前述的任何实施 例来配置。包括在存储系统400中的图像传感器420将光学图像转换为数字 信号，并且将数字信号输出到处理器410或存储器控制器440。数字信号可 以由处理器410控制以通过显示器430显示或通过存储器控制器440存储在 非易失性存储器设备10中。

存储在非易失性存储器设备10中的数据可以根据处理器410或存储器控 制器440的控制通过显示器430显示。可以控制非易失性存储器设备10的操 作的存储器控制器440可以实现为处理器410的一部分或单独的芯片。

图12是根据本发明构思的另外实施例的包括非易失性存储器设备10的 存储系统500的框图。存储系统500包括非易失性存储器设备10和控制非易 失性存储器设备10的操作的中央处理器(CPU)510。非易失性存储器设备 10和CPU 510可以根据前述的任何实施例来配置。

存储系统500还包括可以用作CPU 510的操作存储器的存储器设备550。 存储器设备550可以通过如只读存储器(ROM)的非易失性存储器或如静态 随机存取存储器(SRAM)的易失性存储器实现。与存储系统500连接的主 机理由通过存储器接口520和主机接口540与非易失性存储器设备10进行 数据通信。

纠错码(ECC)块530由CPU 510控制以检测包括在通过存储器接口520 从非易失性存储器设备10输出的数据中的错误比特，纠正错误比特，并通过 主机接口540向主机发送已纠错的数据。CPU 510可以控制通过总线501在 存储器接口520、ECC块530、主机接口540、和存储器设备550之间的数据 通信。存储系统500可以实现为闪速存储器驱动器、USB存储器驱动器、 IC-USB存储器驱动器、或记忆棒。

图13是根据本发明构思的另外实施例的包括非易失性存储器设备10的 存储系统600的框图。存储系统600可以实现为数据存储系统，如固态驱动 器(SSD)。

存储系统600包括：多个非易失性存储器设备10；控制非易失性存储设 备10的操作的存储器控制器610；易失性存储器设备630，如动态随机存取 存储器(DRAM)；以及缓冲器管理器620，用于控制将存储器控制器610与 主机640之间传送的数据存储在易失性存储器设备630中。非易失性存储设 备10和存储器控制器610可以根据前述的任何实施例来配置。

图14是包括图13所示的存储系统600的数据处理器700的框图。参考 图13和图14，数据处理器700可以实现为独立盘冗余阵列(RAID)系统。 数据处理器700包括RAID控制器710以及多个存储系统600-1到600-n，其 中“n”是自然数。

存储系统600-1到600-n的每一个可以是图13所示的存储系统600。存 储系统600-1到600-n可以形成RAID阵列。数据处理器700可以是PC或SSD。

在编程操作期间，RAID控制器710可以响应于从主机接收的编程命令根 据RAID等级将从主机输出的编程数据发送到存储系统600-1到600-n中的至 少一个。在读操作期间，RAID控制器710可以响应于从主机接收的读命令向 主机发送从存储系统600-1到600-n的至少一个读取的数据。

虽然已经参考其示范性实施例具体示出和描述本发明构思，然而本领域 普通技术人员不难理解，这里可以在形式和细节上进行各种改变而不背离由 所附权利要求书限定的本发明构思的精神和范围。

对相关申请的交叉引用

本发明要求2011年1月4日提交的韩国专利申请No.10-2011-0000359 和2011年12月12日提交的美国专利申请No.13/316,636的优先权，通过引 入将其公开整体合并于此。