基于SET/MOS混合结构的二进制码-格雷码转换器

摘要

本发明涉及集成电路技术领域，特别是一种基于SET/MOS混合结构的二进制码-格雷码转换器，其包括四信号输入端以及三个二输入SET/MOS混合电路，仅消耗3个PMOS管，3个NMOS管和3个SET。整个电路的平均功耗仅为19.9nW。输入输出电压具有较好的兼容性，具有较大的输出摆幅，有利于驱动下一级的电路，能够与其它电路进行集成设计。与传统基于CMOS器件的二进制码-格雷码转换器相比，电路功耗明显下降，管子数目得到了一定的减少，电路结构得到了进一步的简化。该二进制码-格雷码转换器能够作为接口电路，在有限状态机、存储器等电路中得到应用，有利于进一步降低电路功耗，节省芯片面积，提高电路的集成度。

说明书

技术领域

本发明涉及集成电路技术领域，特别是一种由纳米器件组成的基于SET/MOS混合结构的二进制码-格雷码转换器。

背景技术

格雷码不同于二进制码，其相邻两个数之间只有一位不同。这个特性使格雷码在数字电路中得到广泛的应用。在有限状态机中，较典型的是沿相邻的状态而变动，通过格雷码的使用可以减少状态的转换次数，节省功耗。在存储器的地址中，也是利用了格雷码的相邻两个码之间只有一位不同的特性，减少了状态变换，从而降低了电路的动态功耗。由于传统的电路均以二进制码为主，因此在实际设计时需要将二进制码转换为格雷码。传统的基于CMOS器件设计的二进制码-格雷码转换器需要消耗较多的晶体管，功耗较大，集成度不高。随着集成电路性能要求的不断提高，传统的二进制码-格雷码转换器已经满足不了电路性能的要求。

发明内容

本发明的目的是提供一种基于SET/MOS混合结构的二进制码-格雷码转换器。

本发明采用以下方案实现：一种基于SET/MOS混合结构的二进制码-格雷码转换器，其特征在于：包括第一、二、三、四信号输入端以及第一、二、三二输入SET/MOS混合电路；所述第一信号输入端与所述第一SET/MOS混合电路的第一输入端连接；所述第二信号输入端与所述第一SET/MOS混合电路的第二输入端以及所述第二SET/MOS混合电路的第一输入端连接；所述第三信号输入端与所述第二SET/MOS混合电路的第二输入端以及所述第三SET/MOS混合电路的第一输入端连接；所述第四信号输入端与所述第三SET/MOS混合电路的第二输入端连接。 

在本发明一实施例中，所述的二进制码-格雷码转换器满足以下转换逻辑：G_i = B_i⊕B_i+1 (i=0, 1,..., n-1)；其中G_i表示输出，B_i表示输入。 

本发明一实施例中，所述的SET/MOS混合电路包括：一PMOS管，其源极接电源端V_dd；一NMOS管，其漏极与所述PMOS管的漏极连接；以及一SET管，其与所述NMOS管的源极连接。

本发明一实施例中，所述PMOS管的参数满足：沟道宽度W_p为22 nm，沟道长度L_p为66 nm，栅极电压V_pg为0.4 V；所述NMOS管的参数满足：沟道宽度W_n为22 nm，沟道长度L_n为66 nm，栅极电压V_ng为0.4 V；所述SET管的参数满足：隧穿结电容C_s, C_d为0.1 aF，隧穿结电阻R_s, R_d为350 KΩ，背栅电压V_ctrl为0.5V，背栅电容C_ctrl为0.2 aF，栅极耦合电容C_a为0.1 aF，栅极耦合电容C_b为0.1aF。

本发明提出的二进制码-格雷码转换器电路结构简单，仅消耗3个PMOS管，3个NMOS管和3个SET。输入输出电压间具有较好的兼容性，输出电压摆幅为0.71V，有利于驱动下级电路，进行集成化的设计。整个电路的平均功耗仅为19.9nW。与传统的基于CMOS技术的二进制码-格雷码转换器相比，电路功耗明显下降，管子数目得到了一定的减少，电路结构得到了进一步的简化。该二进制码-格雷码转换器能够作为接口电路，在有限状态机，存储器等电路中得到应用，有利于进一步降低电路功耗，节省芯片面积，提高电路的集成度。

附图说明

图1为本发明基于SET/MOS混合结构的二进制码-格雷码转换器原理图。

图2为本发明二输入的SET/MOS混合电路原理图。

图3为本发明二输入SET/MOS混合电路实现的异或功能仿真曲线。

图4a和图4b为本发明二进制码-格雷码转换器的仿真特性曲线。

具体实施方式

下面结合附图及实施例对本发明做进一步说明。

如图1所示，一种基于SETMOS混合结构的二进制码-格雷码转换器，其特征在于：包括第一、二、三、四信号输入端以及第一、二、三二输入SET/MOS混合电路；所述第一信号输入端与所述第一SET/MOS混合电路的第一输入端连接；所述第二信号输入端与所述第一SET/MOS混合电路的第二输入端以及所述第二SET/MOS混合电路的第一输入端连接；所述第三信号输入端与所述第二SET/MOS混合电路的第二输入端以及所述第三SET/MOS混合电路的第一输入端连接；所述第四信号输入端与所述第三SET/MOS混合电路的第二输入端连接。 

本发明采用单电子晶体管(Single electron transistor, SET)和MOS管相混合的方式进行二进制码-格雷码转换器的设计。单电子晶体管作为新一代电子器件，以其超低功耗和超小尺寸等优点备受关注。单电子晶体管具有库仑阻塞、库仑振荡、相移等特性，被认为是制造下一代低功耗、高密度超大规模集成电路的理想器件。单电子晶体管能够与CMOS硅工艺相兼容，SET/MOS混合电路同时具备SET和MOS管的优越性能，表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅，在多值逻辑电路、模数/数模转换器电路、存储器电路等方面得到了广泛的应用。

    本发明多位二进制码（B）与格雷码（G）之间的转换逻辑如式（1）所示，其中B_n=0。二进制码与格雷码之间的转换仅由异或逻辑即可实现。本发明基于SET/MOS混合电路，设计了四位的二进制码-格雷码转换器。四位二进制码-格雷码转换器需要三个异或逻辑门。

                 G_i = B_i⊕B_i+1 (i=0, 1,..., n-1)             （1）

    二输入的SET/MOS混合电路如图2所示。该电路由1个PMOS管，1个NMOS管和1个二输入的SET串联而成。电路中PMOS管作为恒流源为整个电路提供偏置电流。由于SET正常工作的电流很小，一般为nA数量级，所以PMOS管偏置在亚阈值区。NMOS管的栅极偏压V_ng是固定的，其值略大于NMOS管的阈值电压V_th, 使SET的漏极电压固定为V_ng-V_th。栅压V_a，V_b通过电容耦合到库仑岛上。通过设置合适的电路参数，该二输入的SET/MOS混合电路能够实现异或的逻辑功能，其异或逻辑的仿真特性曲线如图3所示。由图3可知，对于输入信号V_a，V_b, 输出只有在两个输入电平不相同时才为高电平，否则均为低电平。因此，二输入的SET/MOS混合电路能够实现异或的逻辑功能。

本发明采用SET与MOS管混合仿真的方法，利用HSPICE仿真器对本发明提出的二进制码-格雷码转换器进行了功能的仿真验证。SET的模型是目前广泛使用、精度高的宏模型（Compact macromodel）。该模型以子电路的形式定义在SPICE中。MOS管的模型使用目前公认的22nm的预测技术模型(Predictive technology model)。在二进制码-格雷码转换器中，两个异或门具有相同的仿真参数。在电路中，电源电压V_dd设置为0.80V，PMOS管和NMOS管的宽长比(W/L)均设为1/3，主要的电路仿真参数如表一所示。

表一

仿真得到的特性曲线如图4a和图4b所示。输入信号B₀、B₁、B₂、B₃均为方波，所加的波形满足四个输入的16种逻辑组合，输入的高低电平分别为0.8V和0V。仿真得到的输出波形G₀、G₁、G₂、G₃分别以0.07V和0.74V为低电平和高电平。由图4a和图4b可知，该电路能够将输入的四位二进制码转换为四位的格雷码输出。因此，该电路能够实现二进制码-格雷码转换器的功能。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。