延迟时间测量电路、延迟时间测量方法

摘要

一种延迟时间测量电路、延迟时间测量方法。所述延迟时间测量电路与待测电路连接，用于测量待测电路的延迟时间，包括：信号产生源、D触发器和与门电路，其中，信号产生源的第一输出端连接与门电路的第一输入端，信号产生源的第二输出端连接待测电路的输入端，待测电路的输出端连接D触发器的第一输入端，信号产生源的第三输出端与D触发器的第二输入端耦接，D触发器的输出端连接与门电路的第二输入端；当所述与门电路的输出端从高电平跳变到低电平时，所述信号产生源的第二输出端和第三输出端的信号时间差就是所述待测电路的延迟时间。本发明可以简单准确地测量待测电路的延迟时间。

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及一种延迟时间测量电路、延迟 时间测量方法。

背景技术

延迟时间是电子器件本身或布线的物理特性，其含义是信号从电子器件 或布线经过所需的时间。例如：在一逻辑电路中，其输出端和输入端并非是 同相位的激励与响应，当输入端在零秒时开始有电压，而输出端可能是过了 100毫秒才有电压出现。此时，该逻辑电路的延迟时间就是100毫秒。因此， 在集成电路设计中，需要测量得出各电子器件、电路或布线等的延迟时间。

参考图1所示，其示出了现有技术一种延迟时间测量电路的结构示意图。 该延迟时间测量电路包括：第一D触发器10、第二D触发器20、反相器30和信 号产生源40。其中，第一D触发器10的第一输入端D连接信号产生源40的第一 输出端，以接收第一信号S1；第一D触发器10的第二输入端CK连接信号产生 源40的第二输出端，以接收第二信号S2；第一D触发器10的输出端Q输出第三 信号S3，且连接待测电路100的输入端。反相器30的输入端连接信号产生源40 的第二输出端，以接收第二信号S2；反相器30的输出端输出第五信号S5，且 连接第二D触发器20的第二输入端CK。第二D触发器20的第一输入端D连接待 测电路100的输出端，所述待测电路100的输出端信号为第四信号S4，第二D 触发器20的输出端Q的输出信号为第六信号S6。上述第一触发器10和第二触发 器20都是上升沿触发器。

结合参考图2、图3和图4所示，其示出了图1中六个信号在三个时刻的时 序信号图。所述第四信号S4和所述第三信号S3之间的时间差Δt就是待测电路 100的延迟时间。

首先，参考图2所示，第一信号S1为一个先低后高的电平信号；第二信号 S2在一小段低电平之后有一个比较宽的高电平，然后再经历一段低电平后是 一个持续时间可调的高电平，最后又是低电平；第三信号S3由第一信号S1和 第二信号S2决定，其在第一信号S1为高电平状态的前提下，当第二信号S2由 低电平升为高电平的时刻触发为高电平；第四信号S4为第三信号S3延迟Δt时 间后得到的信号；第五信号S5与第二信号S2的电平状态相反；第六信号S6由 第四信号S4和第五信号S5决定，其在第四信号S4为高电平状态的前提下，当 第五信号S5由低电平升为高电平的时刻触发为高电平。

不断缩小图2中第二信号S2的第二个高电平的持续时间，且每次缩小的时 间都很短，因此经过几次缩小后，第二信号S2的第二个高电平的下降沿时刻 与第四信号S4的上升沿时刻相同。此时，参考图3所示，第一信号S1、第三信 号S3、第四信号S4都没有变化，第二信号S2的第二高电平的下降沿时刻、第 四信号S4的上升沿时刻、第五信号S5的第二个上升沿时刻与第六信号S6的上 升沿时刻均相同。

如果继续缩小图3中第二信号S2的第二个高电平的持续时间，参考图4所 示，此时，第一信号S1、第三信号S3、第四信号S4仍没有变化，第二信号S2 的第二个下降沿的时刻先于第四信号S4上升沿的时刻，则第五信号S5的第二 个上升沿的时刻先于第四信号S4上升沿的时刻，因此第六信号S6始终为低电 平。

第三信号S3的上升沿与第四信号S4的上升沿之间的时间差就是第三信号 S3与第四信号S4之间的时间差Δt。为了得到时间差Δt，可以在图3变为图4的 瞬间，即第六信号S6从高电平跳变为低电平的时刻，扫描第二信号S2的第二 个高电平的持续时间，该持续时间就等于待测电路100的延迟时间。

但是，现有技术中测量延迟时间的电路比较复杂，且占用的面积比较大， 如：需要一个信号产生源、两个D触发器和一个反相器。

因此，如何简单地测量电子器件或布线等的延迟时间就成为本领域技术 人员亟待解决的问题。

发明内容

本发明解决的问题是提供一种延迟时间测量电路、延迟时间测量方法， 可以简单地测量电子器件或布线等的延迟时间。

为解决上述问题，本发明提供了一种延迟时间测量电路，与待测电路连 接，用于测量待测电路的延迟时间，包括：信号产生源、D触发器和与门电 路，其中，信号产生源包括三个输出端，信号产生源的第一输出端连接与门 电路的第一输入端，信号产生源的第二输出端连接待测电路的输入端，待测 电路的输出端连接D触发器的第一输入端，信号产生源的第三输出端与D触 发器的第二输入端耦接，D触发器的输出端连接与门电路的第二输入端；当 所述与门电路的输出端从高电平跳变到低电平时，所述信号产生源的第二输 出端和第三输出端的信号时间差就是所述待测电路的延迟时间。

可选地，所述D触发器为上升沿触发器。

可选地，所述延迟时间测量电路还包括：缓冲器，其输入端连接信号产 生源的第三输出端，其输出端连接D触发器的第二输入端，用于对信号产生 源的第三输出端产生的信号进行缓冲处理。

可选地，所述信号产生源的第二输出端与待测电路的输入端之间通过第 一线路连接，所述信号产生源的第一输出端与与门电路的第一输入端之间通 过第二线路连接，所述第一线路和所述第二线路的电阻值或电容值相等。

可选地，所述第一线路与所述第二线路的材料、长度、直径均相同。

可选地，所述与门电路包括：第一NMOS晶体管、第二NMOS晶体管、 第三NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管和第三PMOS 晶体管，其中，第一PMOS晶体管的源极、第二PMOS晶体管的源极和第三 PMOS晶体管的源极连接电源电压，第一PMOS晶体管的栅极和第一NMOS 晶体管的栅极连接信号产生源的第一输出端，第二PMOS晶体管的栅极和第 二NMOS晶体管的栅极连接D触发器的输出端，第二NMOS晶体管的源极 和第三NMOS晶体管的源极接地，第一PMOS晶体管的漏极、第二PMOS 晶体管的漏极、第一NMOS晶体管的漏极、第三PMOS晶体管的栅极和第三 NMOS晶体管的栅极相连，第一NMOS晶体管的源极连接第二NMOS晶体 管的漏极；第三PMOS晶体管的漏极连接第三NMOS晶体管的漏极，且作为 与门电路的输出端。

可选地，所述第一PMOS晶体管和第二PMOS晶体管相同，所述第一 NMOS晶体管和第二NMOS晶体管相同。

为解决上述问题，本发明还提供了一种应用上述延迟时间测量电路的延 迟时间测量方法，包括：

所述信号产生源的第一输出端始终为所述与门电路的第一输入端提供高 电平信号，所述信号产生源的第二输出端为待测电路的输入端提供包括第一 上升沿的先低后高的电平信号，所述信号产生源的第三输出端为D触发器的 第二输入端提供包括第二上升沿的先低后高的电平信号，所述第二上升沿的 时刻晚于所述第一上升沿的时刻；

所述信号产生源多次调整所述第二上升沿的时刻，以缩短所述第二上升 沿和所述第一上升沿之间的时间差；

在与门电路的输出端从高电平跳变到低电平时，记录第一上升沿和第二 上升沿之间的时间差，所述时间差为待测电路的延迟时间。

可选地，所述信号产生源均匀地调整所述第二上升沿的时刻。

可选地，所述信号产生源每次调整所述第二上升沿的时刻的调整量包括： 1ns～100ns。

与现有技术相比，本发明具有以下优点：

1)本发明提供了一种结构简单的延迟时间测量电路，其仅包括一个信号 产生源、D触发器和与门电路，从而占用面积小。

2)可选方案中，信号产生源的第二输出端与待测电路的输入端之间通过 第一线路连接，信号产生源的第一输出端与与门电路的第一输入端之间通过 第二线路连接，通过使第一线路和所述第二线路的电阻值或电容值相等，从 而可以提高测量的准确度。

附图说明

图1是现有技术中延时测量电路的结构示意图；

图2至图4是图1所示电路在三个时刻的时序信号图；

图5是本发明一个实施例中延迟时间测量电路的结构示意图；

图6是图5中与门电路的结构示意图；

图7是本发明另一个实施例中延迟时间测量电路的结构示意图；

图8至图10是图5所示电路在三个时刻的时序信号图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图 对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发 明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面 公开的具体实施例的限制。

正如背景技术部分所述，现有技术中测量延迟时间的电路比较复杂、占 用面积大。此外，参考图1所示，其中的两个D触发器和一个反相器均会使通 过的信号产生一定的延迟时间，从而降低了延迟时间测量的准确度。

针对上述缺陷，本发明提供了一种仅包括一个信号产生源、一个D触发 器和一个与门电路的延迟时间测量电路，其与现有技术相比，简单、占用面 积小，且准确度高。

下面结合附图进行详细说明。

参考图5所示，本发明一个实施例提供了一种延迟时间测量电路，其与 待测电路100连接，用于测量待测电路100的延迟时间，包括：信号产生源 200、D触发器300和与门电路400。其中，信号产生源200的第一输出端连 接与门电路400的第一输入端in1，信号产生源200的第二输出端连接待测电 路100的输入端，待测电路100的输出端连接D触发器300的第一输入端D， 信号产生源200的第三输出端与D触发器300的第二输入端CK耦接，D触 发器300的输出端Q连接与门电路400的第二输入端in2。当所述与门电路 400的输出端从高电平跳变到低电平时，所述信号产生源200的第二输出端和 第三输出端的信号时间差就是所述待测电路100的延迟时间。

其中，所述待测电路100可以是任意一电子器件、布线、集成电路等可 能产生延迟时间的器件。

具体地，信号产生源200的第一输出端为与门电路400的第一输入端in1 提供第一信号A1，信号产生源200的第二输出端为待测电路100提供第二信 号A2，待测电路100的输出端为D触发器300的第一输入端D提供第三信 号A3，信号产生源200的第三输出端为D触发器300的第二输入端(即时钟 信号输入端)CK提供第四信号A4，D触发器300的输出端Q为与门电路400 的第二输入端in2提供第五信号A5，与门电路400的输出端输出第六信号A6。

其中，所述D触发器300为上升沿触发器，即只有当第三信号A3为高 电平信号，且第四信号A4处于上升沿时，所述D触发器300输出才跳变为 高电平信号；否则，D触发器300只能输出低电平信号。

优选地，所述信号产生源200的第二输出端与待测电路100的输入端之 间通过第一线路连接，所述信号产生源200的第一输出端与与门电路400的 第一输入端in1之间通过第二线路连接，所述第一线路和所述第二线路的电阻 值或电容值相等，从而可以保证第一线路对第二信号A2产生的延迟时间和第 二线路对第一信号A1产生的延迟时间相同，最终可以提高测量的准确度。具 体地，当所述第一线路与所述第二线路的材料、长度、直径均相同时，可以 保证第一线路和所述第二线路的电阻值或电容值相等。

其中，参考图6所示，所述与门电路400可以为CMOS与门结构，包括： 第一NMOS晶体管NM1、第二NMOS晶体管NM2、第三NMOS晶体管NM3、 第一PMOS晶体管PM1、第二PMOS晶体管PM2和第三PMOS晶体管PM3， 其中，第一PMOS晶体管PM1的源极、第二PMOS晶体管PM2的源极和第 三PMOS晶体管PM3的源极连接电源电压VDD，第一PMOS晶体管PM1的 栅极和第一NMOS晶体管NM1的栅极连接信号产生源200的第一输出端， 第二PMOS晶体管PM2的栅极和第二NMOS晶体管NM2的栅极连接D触发 器的输出端，第二NMOS晶体管NM2的源极和第三NMOS晶体管NM3的 源极接地，第一PMOS晶体管PM1的漏极、第二PMOS晶体管PM2的漏极、 第一NMOS晶体管NM1的漏极、第三PMOS晶体管PM3的栅极和第三NMOS 晶体管NM3的栅极相连，第一NMOS晶体管NM1的源极连接第二NMOS 晶体管NM2的漏极；第三PMOS晶体管PM3的漏极连接第三NMOS晶体管 NM3的漏极，且作为与门电路400的输出端。

为了测量的准确性，可以使与门电路400两个输入端的翻转电压相同， 优选地，所述第一PMOS晶体管PM1和第二PMOS晶体管PM2相同，所述 第一NMOS晶体管NM1和第二NMOS晶体管NM2相同。此时，所述第一 PMOS晶体管PM1和第二PMOS晶体管PM2的长度和宽度均相同，所述第 一NMOS晶体管NM1和第二NMOS晶体管NM2的长度和宽度均相同。

需要说明的是，在本发明的其他实施例中，所述与门电路400还可以采 用其他结构，其不限制本发明的保护范围。

在本发明的另一个实施例中，参考图7所示，所述延迟时间测量电路还 可以包括：缓冲器500，其输入端连接信号产生源200的第三输出端，其输出 端连接D触发器300的第二输入端CK，用于对信号产生源200的第三输出端 产生的第四信号A4进行缓冲处理，从而可以缩短第四信号A4信号从低电平 信号上升到高电平信号的时间，且增大第四信号A4高电平信号的脉冲幅度。

为了采用图5或图7所示的电路得到待测电路100的延迟时间，结合参 考图8至图10，包括以下步骤：

初始状态时，参考图8所示，所述信号产生源200的第一输出端为所述 与门电路400的第一输入端提供高电平信号(即第一信号A1)，所述信号产 生源200的第二输出端为待测电路100的输入端提供包括第一上升沿的先低 后高的电平信号(即第二信号A2)，所述信号产生源200的第三输出端为D 触发器300的第二输入端CK提供包括第二上升沿的先低后高的电平信号(即 第四信号A4)，且所述第二上升沿的时刻晚于所述第一上升沿的时刻。

具体地，与门电路400的第一输入端接收的信号为高电平信号，只有当 与门电路400的第二输入端接收的信号也为高电平时，与门电路400的输出 端才能输出高电平信号，否则，与门电路400的输出端只能输出低电平信号。 第二信号A2从0至T1的时间段内为低电平信号，从T1时刻起变为高电平 信号。第三信号A3则是第二信号A2经过待测电路100之后的信号，第三信 号A3与第二信号A2之间存在时间差Δt，所述时间差Δt就是待测电路100 的延迟时间。第四信号A4从0至(T1+Δt+T2)的时间段内是低电平信号， 从T1+Δt+T2时刻起变为高电平信号。第五信号A5由第三信号A3和第四信 号A4决定，由于D触发器300为上升沿触发器，因此第五信号A5从0至 (T1+Δt+T2)的时间段内是低电平信号，从T1+Δt+T2时刻起变为高电平信 号。第六信号A6为第五信号A5和第一信号A1进行逻辑与处理后的信号， 因此第六信号A6也是从0至(T1+Δt+T2)的时间段内是低电平信号，从 T1+Δt+T2时刻起第六信号A6变为高电平信号。所述时间段T2可以设置的比 较大，如：10ms。

接着，所述信号产生源200多次调整所述第二上升沿的时刻，以缩短所 述第二上升沿和所述第一上升沿之间的时间差。为了能得到第一上升沿与第 二上升沿的时间差等于Δt这一时刻，所述信号产生源200每次调整所述第二 上升沿的时刻的调整量应该比较小。由于延迟时间Δt的取值多位于ms级别， 因此可以设置每次移动的时间为ns级别，从而可以找到第一上升沿与第二上 升沿的时间差等于Δt的时刻。具体地，所述第二上升沿每次移动的时间可以 相同，即所述信号产生源200每次均匀地调整第二上升沿；也可以不同，即 所述信号产生源200不是均匀地调整第二上升沿，如：第二上升沿的移动量 从大到小，从而在越接近第一上升沿的位置，其移动量越小，这样就必然能 找到第一上升沿与第二上升沿的时间差等于Δt的时刻，即第四信号A4与第 三信号A3相同的时刻。

作为一个具体例子，所述信号产生源200每次调整所述第二上升沿的时 刻的调整量可以包括：1ns～100ns，如：1ns、5ns、50ns或100ns等。

当第一上升沿与第二上升沿的时间差等于Δt时，即时间段T2＝0，参考图 9所示，第一信号A1、第二信号A2、第三信号A3均不发生变化，第四信号 A4的信号、第五信号A5的信号、第六信号A6的信号与第三信号A3相同。 此时，在(T1+Δt)的时刻，第六信号A6为高电平信号。

然后，继续调整信号产生源200第三输出端提供的第四电平信号A4的第 二上升沿的时刻，以缩短所述第二上升沿和所述第一上升沿之间的时间差。 参考图10所示，当第四信号A4信号的上升沿早于第三信号A3的上升沿时， 第一信号A1、第二信号A2、第三信号A3仍保持不变，第四信号A4从0至 (T1+T3)的时间段内为低电平，其中，T3＜Δt，第五信号A5与第四信号A4 相同，第六信号A6则保持为低电平信号。

上述输入信号(即第一信号A1、第二信号A2和第四信号A4)是可以随 时得知其具体电平状态的，输出信号(即第六信号A6)也是可以是随时得知 其具体电平状态。由于第四信号A4每次的移动量比较小，因此可以认为第六 信号A6从高电平跳变为低电平为一瞬间。

比较图9和图10可知，在与门电路400的输出端(即第六信号A6)从 高电平跳变到低电平的瞬间，记录第一上升沿和第二上升沿之间的时间差， 所述时间差为待测电路100的延迟时间。

至此，测量得出了待测电路100的延迟时间。

本实施例中由于与门电路400中的第一信号A1是常量，没有变化，因此 通过与门电路400的信号不会产生延迟；此外，本实施例中仅包括一个D触 发器300，从而与现有技术相比，又减少了一个D触发器引起的延迟时间， 最终保证了延迟时间测量的准确性。

为了进一步增大测量的准确性，可以采用本发明的技术方案进行多次测 量，最终取多个测量结果的算术平均值作为待测电路100的延迟时间。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本 领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改， 因此本发明的保护范围应当以权利要求所限定的范围为准。