设置寄存器初始状态的方法

摘要

本发明公开了一种设置寄存器初始状态的方法，可以适用于任意寄存器电路，它不改变寄存器电路结构，而只是对寄存器电路中的反相器的阈值进行调整，从而确保寄存器在上电时的输出为确定的低电平或高电平。由于半导体集成电路芯片中的模块输入是由模块中的寄存器控制的，因而本发明也就相应地使这些模块在上电时的输出为确定值，是可知、可控的状态，以减少系统上电时不定状态导致的误操作。

说明书

技术领域

本发明涉及一种设置寄存器初始状态的方法，所述寄存器主要由反相 器构成。

背景技术

半导体集成电路芯片内部各个模块的输入信号都由寄存器控制。寄存 器有两个稳定状态0和1，上电时的初始状态是随机的0或1。由于上电时 寄存器的初始状态不定，各个模块的初始状态就很难确定。对于某些NVM (non volatile memory，非易失性存储器)模块或模拟模块，要求上电初 始状态是安全的Standby(待命)状态或某些特殊的状态以确保安全。如果 NVM模块在上电后进入可写或其它高压状态，则会造成NVM的内部数据被改 写，对系统控制非常危险。如果模拟模块的上电状态不定，则会造成漏电 通路甚至会损坏器件。

寄存器主要是由反相器构成的，图1示意性地显示出一个寄存器的电 路结构，包括多个反相器INV1～INV5、一个传输门TRN1、多个带时钟控制 的反相器CINV1～CINV3。其中传输门TRN1由一个PMOS晶体管和一个NMOS 晶体管串联组成。时钟信号CLK从时钟输入端C输入，在每个时钟信号CLK 的上升沿，该寄存器将数据输入端D的数据送给数据输出端Q，并在一个时 钟周期内锁存。

图2所示是图1中出现的反相器INV1～INV5的电路图，由一个NMOS 晶体管N1和一个PMOS晶体管P2串联而成，VDD为工作电压，GND为接地， 数据输出端N01为数据输入端H01电平的取反。

图3所示是图1中出现的带时钟控制的反相器CINV1～CINV3的电路图， 由两个PMOS晶体管P1、P2和两个NMOS晶体管N1、N2串联而成。当时钟 输入端P01为低电平且时钟输入端P02为高电平时，晶体管P1和N2导通， 数据输出端N01为数据输入端H01电平的取反。如果晶体管P1和N2不能 导通，则数据输出端N01为不定状态。

请参阅图4a，当图1所示寄存器的时钟输入端C上电时为低电平，那 么中间结点P01为高电平，P02为低电平，带时钟控制的反相器CINV1、CINV3 导通，CINV2以及传输门TRN1不导通，数据输出端Q的状态由一对首尾相 接的反相器INV2和带时钟控制的反相器CINV3决定。

请参阅图4b，当图1所示寄存器的时钟输入端C上电时为高电平，那 么中间结点P01为低电平，P02为高电平，带时钟控制的反相器CINV2以及 传输门TRN1导通，CINV1、CINV3不导通，数据输出端Q的状态由一对首尾 相接的反相器INV1和带时钟控制的反相器CINV2决定。

从图4a、图4b可知，决定寄存器初始状态的总是两个首尾相接的反相 器，所以无论时钟输入端C的输入是低电平还是高电平都会使该寄存器处 于稳定的初始状态。而在系统上电时时钟输入端C处于低电平还是高电平 是无法控制的，所以数据输出端Q上电时的状态是随机的0或1，不可控制。 即使系统中包括有上电复位电路，也要等到上电复位电路启动之后才能完 成系统初始状态的设定。在上电复位电路启动之前，系统还是处于不稳定、 不可控的状态。

发明内容

本发明所要解决的技术问题是提供一种设置寄存器初始状态的方法， 使寄存器的具有可知、可控的初始状态。

为解决上述技术问题，本发明提供的设置寄存器初始状态的方法，所 述寄存器的初始状态总是由决定反相器组所决定的；所述决定反相器组为 一对首尾相接的反相器，其中的每一个反相器都称为决定反相器；所述决 定反相器组直接连接、或通过一个或多个中间反相器连接所述寄存器的数 据输出端；所述设置寄存器初始状态的方法为：

当要求所述寄存器在上电时的初始状态为低电平(0)，且中间反相器 为单数个，则要求所述决定反相器组在上电时的初始状态为高电平(1)， 则升高两个决定反相器和每个中间反相器的阈值电压；

当要求所述寄存器在上电时的初始状态为低电平(0)，且没有中间反 相器或中间反相器为偶数个，则要求所述决定反相器组在上电时的初始状 态为低电平(0)，则降低两个决定反相器和每个中间反相器的阈值电压；

当要求所述寄存器在上电时的初始状态为高电平(1)，且中间反相器 为单数个，则要求所述决定反相器组在上电时的初始状态为低电平(0)， 则降低两个决定反相器和每个中间反相器的阈值电压；

当要求所述寄存器在上电时的初始状态为高电平(1)，且没有中间反 相器或中间反相器为偶数个，则要求所述决定反相器组在上电时的初始状 态为高电平(1)，则升高两个决定反相器和每个中间反相器的阈值电压。

所述决定反相器、中间反相器为不带时钟控制的反相器或带时钟控制 的反相器。

本发明设置寄存器初始状态的方法不改变原有寄存器电路的结构，而 是通过调整寄存器中的反相器的参数来实现的，具有电路实现简单，无需 增加寄存器面积的特点。

附图说明

图1是一种寄存器的电路图；

图2是图1中出现的反相器的电路图；

图3是图1中出现的带时钟控制的反相器的电路图；

图4a是图1的寄存器在时钟输入端C上电时为低电平的示意图；

图4b是图1的寄存器在时钟输入端C上电时为高电平的示意图；

图5是图2或图3所示反相器原始的、阈值升高的、阈值降低的输入 输出曲线对比图。

图中附图标记说明：

C为时钟输入端；D为数据输入端；Q为数据输出端；INV1～INV5为反 相器；TRN1为传输门；CINV1～CINV3为带时钟控制的反相器；P01、P02为 时钟输入端；H01为数据输入端；N01为数据输出端；P1、P2为PMOS晶体 管；N1、N2为NMOS晶体管。

具体实施方式

寄存器具有多种多样的电路实现方式，但主要都是由反相器构成的。 本发明仍以图1所示的寄存器电路为例进行说明。但本发明所述设置寄存 器初始状态的方法则不仅限于图1的具体电路结构，而具有普遍适用性。

如图4a、图4b所示，图1所示寄存器的初始状态总是由决定反相器组 所决定的。所述决定反相器组为一对首尾相接的反相器，其中的每一个反 相器都称为决定反相器。所述决定反相器组直接连接、或通过一个或多个 中间反相器连接所述寄存器的数据输出端Q。

当时钟输入端C上电时为低电平，则决定反相器为INV2和CINV3。中 间反相器为INV3。

当时钟输入端C上电时为高电平，则决定反相器为INV1和CINV2。中 间反相器为INV2和INV3。

本发明设置寄存器初始状态的方法为：

当要求所述寄存器在上电时的初始状态为0，且中间反相器为单数个， 则要求所述决定反相器组在上电时的初始状态为1，则升高两个决定反相器 和每个中间反相器的阈值电压；

当要求所述寄存器在上电时的初始状态为0，且没有中间反相器或中间 反相器为偶数个，则要求所述决定反相器组在上电时的初始状态为0，则降 低两个决定反相器和每个中间反相器的阈值电压；

当要求所述寄存器在上电时的初始状态为1，且中间反相器为单数个， 则要求所述决定反相器组在上电时的初始状态为0，则降低两个决定反相器 和每个中间反相器的阈值电压；

当要求所述寄存器在上电时的初始状态为1，且没有中间反相器或中间 反相器为偶数个，则要求所述决定反相器组在上电时的初始状态为1，则升 高两个决定反相器和每个中间反相器的阈值电压。

所述决定反相器、中间反相器为图2所示的不带时钟控制的反相器或 图3所示的带时钟控制的反相器。图2和图3所示的反相器电路结构中， 起反相作用的都是串联的一个PMOS晶体管P2和一个NMOS晶体管N1，这两 个晶体管P2、N1的栅极相连作为所述反相器的数据输入端，这两个晶体管 P2、N1的漏极相连作为所述反相器的数据输出端。升高所述反相器的阈值 电压即降低PMOS晶体管P2的沟道宽度长度比与NMOS晶体管N1的沟道宽 度长度比的比值，例如从2∶1降低为1∶1。降低所述反相器的阈值电压即 升高PMOS晶体管P2的沟道宽度长度比与NMOS晶体管N1的沟道宽度长度 比的比值，例如从2∶1升高为4∶1。

请参阅图5，与普通的反相器的输入输出曲线相比，阈值升高的反相器 的输入输出曲线向右偏，这意味着其他条件不变时阈值升高的反相器更容 易或更倾向于输出高电平(1)。而阈值降低的反相器的输入输出曲线向左 偏，这意味着其他条件不变时阈值降低的反相器更容易或更倾向于输出低 电平(0)。

每个决定反相器组由一对首尾相接的决定反相器构成，当这一对首尾 相接的反相器都朝着同一个反相调整阈值，那么该决定反相器组在很大程 度上就会稳定地输出人们希望它输出的电平。

图1所示的寄存器中，决定反相器组与寄存器的数据输出端之间还有1 个或2个中间反相器，这些中间反相器的阈值朝着与决定反相器相同的方 向调制，因此可以确保整个寄存器的输出与人们希望的输出相吻合。

以图4a为例说明，当时钟输入端C上电时为低电平，那么数据输出端 Q的状态由决定反相器组INV2、CINV3决定。电路中还有一个(单数个)中 间反相器INV3。如果要求该寄存器在上电时的初始状态为0，则要求决定 反相器组INV2、CINV3在上电时的初始状态为1，那么就升高三个反相器 INV2、CINV3、INV3的阈值电压，使这三个反相器输出1的机率大于输出0 的机率，从而使该寄存器的数据输出端Q输出0。如果要求该寄存器在上电 时的初始状态为1，则要求决定反相器组INV2、CINV3在上电时的初始状态 为0，那么就降低三个反相器INV2、CINV3、INV3的阈值电压，使这三个反 相器输出0的机率大于输出1的机率，从而使该寄存器的数据输出端Q输 出1。

以图4b为例说明，当时钟输入端C上电时为高电平，那么数据输出端 Q的状态由决定反相器组INV1、CINV2决定。电路中还有两个(偶数个)中 间反相器INV2、INV3。如果要求该寄存器在上电时的初始状态为0，则要 求决定反相器组INV2、CINV3在上电时的初始状态为0，那么就降低四个反 相器INV1、CINV2、INV2、INV3的阈值电压，使这四个反相器输出0的机 率大于输出1的机率，从而使该寄存器的数据输出端Q输出0。如果要求该 寄存器在上电时的初始状态为1，则要求决定反相器组INV2、CINV3在上电 时的初始状态为1，那么就升高四个反相器INV1、CINV2、INV2、INV3的阈 值电压，使这四个反相器输出1的机率大于输出0的机率，从而使该寄存 器的数据输出端Q输出1。

在NVM模块应用中，要求上电时写信号为低，避免对于内部数据的误 操作，也可以避免外部高压或噪声进入各个模块的内部，造成对内部数据 的损坏。在以前的设计中，写信号是系统中用寄存器控制的，上电时的初 值是不可控的。应用了本发明后，使NVM模块上电时处于可控的安全状态， 减少了出错的几率。

综上所述，本发明设置寄存器初始状态的方法可以适用于任意寄存器 电路，它不改变寄存器电路结构，而只是对寄存器电路中的反相器的阈值 进行调整，从而确保寄存器在上电时的输出为确定的低电平或高电平。由 于半导体集成电路芯片中的模块输入是由模块中的寄存器控制的，因而本 发明也就相应地使这些模块在上电时的输出为确定值，是可知、可控的状 态，以减少系统上电时不定(未知)状态导致的误操作。