一种利用Xilinx PROM实现FPGA配置的装置和方法

摘要

本发明提供了一种利用Xilinx PROM实现FPGA配置的装置，所述装置包括：FPGA和与所述FPGA连接的XCF32P单元。本发明还提供了一种实现FPGA配置的方法，在FPGA内部加入少量的逻辑，用户就能在PROM中存储的四个不同的配置之间进行动态切换，使FPGA具有实现多重启动或进行动态重新配置的能力；允许将多个FPGA的配置镜像存放到单个PROM中，使FPGA在每次启动时都具有改变配置的能力，且可以根据需求来改变FPGA的功能，允许用户在单个PROM中将多种配置镜像进行存储，简化FPGA的配置更改。本发明提供的利用Xilinx PROM实现FPGA配置的装置和方法，使FPGA在每次启动时具有可改变配置的能力，可以根据实际的需求来改变FPGA的功能。

说明书

技术领域

本发明属于嵌入式系统，具体讲涉及一种利用Xilinx PROM实现FPGA多重配置和方法。 

背景技术

FPGA采用逻辑单元阵列LCA(Logic Cell Array)，FPGA包括可配置逻辑模块CLB(Configurable Logic Block)、输出输入模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。FPGA是可编程器件，与传统逻辑电路和门阵列(如PAL，GAL及CPLD器件)相比，FPGA具有不同的结构，FPGA利用小型查找表(16×1RAM)来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了即可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次编程。 

FPGA有多种配置模式，例如有：一片FPGA加一片EPROM的方式的并行主模式、支持一片PROM编程多片FPGA的主从模式、采用串行PROM编程FPGA的串行模式或将FPGA作为微处理器的外设，由微处理器对其编程的外设模式。 

现有的FPGA都是在PROM中存储单个版本，在需要修改逻辑版 本时，需要对FPGA重新进行烧写逻辑，若想要在同一个FPGA上实现多种不同的配置，则需要相应的多块PROM，这无疑大大增加了FPGA的线路和接口的开销，提高了FPGA的使用成本，且改变FPGA的配置也非常麻烦。 

发明内容

本发明的目的在于，提出一种利用Xilinx PROM实现FPGA配置的装置和方法，使FPGA在每次启动时具有可改变配置的能力，可以根据实际的需求来改变FPGA的功能。 

为实现上述目的，本发明提供一种利用Xilinx PROM实现FPGA配置的装置，所述装置包括：FPGA，其改进之处在于，与所述FPGA连接的XCF32P单元。 

本发明提供的优选技术方案中，所述FPGA包括主控制模块和多重逻辑模块；所述主控制模块控制所述多重逻辑模块进行工作。 

本发明提供的第二优选技术方案中，所述XCF32P单元的内部设有类型存储模块；所述XCF32P单元的外部依次设有引脚CE、OE/RESET、REV_SEL、D[0:7]、CF、EN_EXT_SEL；所述类型存储模块设有4个配置镜像(Design Revision)。 

本发明提供的第三优选技术方案中，所述主控制模块设置有控制逻辑状态机和MB触发器；所述主控制模块依次设有引脚RESET、MB Trigger、REV_SEL[1:0]；所述主控制模块将所述控制逻辑状态机和所述MB触发器发出的指令传输到所述多重逻辑模块。 

本发明提供的第四优选技术方案中，所述多重逻辑模块设置的引 脚数量为二，其中一个由所述多重逻辑模块的输出进行驱动；另一个与所述OE/RESET引脚连接。 

本发明提供的第五优选技术方案中，所述引脚OE/RESET、REV_SEL[1:0]、D[0:7]和CF分别与所述多重逻辑模块连接；所述引脚CE和EN_EXT_SEL接地。 

本发明提供的第六优选技术方案中，所述引脚CE接地，以确保PROM一直处于启用状态；所述REV_SEL[1:0]引脚在所述XCF32P单元内部可编程设计修订控制位，用来选择存储在所述类型存储模块的配置镜像；所述CF引脚由所述多重逻辑模块的输出驱动；所述EN_EXT_SEL引脚决定是使用外部引脚还是内部控制位来选择配置镜像。 

本发明提供的第七优选技术方案中，所述RESET引脚用于复位所述控制逻辑状态机和所述MB触发器；所述MB Trigger引脚用于将所述MB触发器发出的指令传输到所述多重逻辑模块。 

本发明提供的第八优选技术方案中，所述类型存储模块中的配置镜像是2个。 

本发明提供的第九优选技术方案中，提供一种实现FPGA配置的方法，其改进之处在于，所述方法包括如下步骤： 

1：所述FPGA从初始状态进入0状态，对设计中使用的变量或信号进行置位/复位；所述控制逻辑状态机收到来自所述FPGA设计的动态重配置的触发信号后，从0状态进入1状态；2：所述多重逻辑模块将低电平信号驱动到所述XCF32P单元的所述CF引脚上，并 将主应用设置好的配置镜像传至所述XCF32P单元的所述REV_SEL[0:1]引脚；到指定的REV_SEL建立时间后，所述控制逻辑状态机从1状态进入2状态；3：将高电平信号和低电平信号分别传输到所述XCF32P单元的所述CF引脚和所述FPGA上的所述PROG_B引脚；300ns后，FPGA开始对配置存储器重新初始化；所述INIT_B引脚变为高电平时，所述XCF32P单元将存储在被选中的配置镜像中的配置数据发送到所述FPGA中。 

本发明提供的第十优选技术方案中，所述步骤2中，建立REV_SEL的时间为300ns。 

本发明提供的较优选技术方案中，所述步骤3中，在重配置完成后，所述FPGA配置逻辑通过将DONE引脚置为高电平发出信号，随后所述控制逻辑状态机回到0状态；所述DONE引脚设置在所述FPGA上，所述DONE引脚完成由所述XCF32P单元到所述FPGA的数据加载。 

与现有技术比，本发明的有益效果是，所述利用Xilinx PROM实现FPGA配置的装置和方法，在FPGA内部加入少量的逻辑，用户就能在PROM中存储的四个不同的配置之间进行动态切换，使FPGA具有实现多重启动或进行动态重新配置的能力；允许将多个FPGA的配置镜像存放到单个PROM中，使FPGA在每次启动时都具有改变配置的能力，且可以根据需求来改变FPGA的功能，允许用户在单个PROM中将多种配置镜像进行存储，简化FPGA的配置更改；在进行多重配置时不需要其他器件，能够在同一个FPGA上实现4种完全不同的设计，从而有效地对FPGA资源进行分时操作，还可减 少所需的接口线路数量，降低了FPGA的使用开销。 

附图说明

图1为利用Xilinx PROM实现FPGA配置的装置的结构图。 

图2为XCF32P单元的类型存储模块的结构图。 

图3为利用Xilinx PROM实现FPGA配置的方法的示意图。 

具体实施方式

为实现PROM多重配置，需要在FPGA内部加入少量的逻辑，用户就能在PROM中存储的多达四个不同的修订版本之间进行动态切换，实现多重启动或从多个设计修订进行动态重新配置的能力。 

利用Xilinx PROM实现FPGA配置的装置，允许用户在单个PROM或多个级联的PROM中存储多达4个不同的配置镜像。与动态重配置结合，Platform Flash PROM的设计修订能力就能创建多重启动应用。 

如图2所示，每个配置镜像都被存储到一个特定的位置(0到3)，并且都能得到串行和并行输出模式下的8/16/32Mbit XCFxxP Platform Flash PROM的支持。利用iMPACT软件能够创建PROM编程文件和修订版本信息文件(.cfi)，需要使用此(.cfi)文件实现设计修订编程功能。 

如图1所示，在使用一系列配置镜像对Platform Flash PROM进行编程后，可以通过外部REV_SEL[1:0]引脚或内部可编程设计修订控制位，来选择一个存储在特定版本位置的配置镜像。 

EN_EXT_SEL引脚决定是使用外部引脚还是内部控制位来选择配 置镜像。当EN_EXT_SEL引脚为低电平时，通过外部选择REV_SEL[1:0]引脚来选择使用哪个配置镜像。当EN_EXT_SEL引脚为高电平时，则通过内部选择控制位来选择相应的配置镜像。 

要利用Platform Flash PROM实现多重启动功能，需要对标准PROM接口进行一些修改，并且在FPGA中嵌入少量控制逻辑；除下面这几个不同之处外，大部分与配置PROM的标准连接保持不变： 

CE引脚必须与低电平相连，以确保PROM一直处于启用状态；在通常情况下，CE引脚与DONE引脚相连，以便在配置完成后禁用PROM。 

CF引脚由FPGA内部的多重启动控制逻辑的一个输出驱动，而不再像通常那样连接到PROG_B引脚。 

FPGA的PROG_B引脚由多重启动控制逻辑的一个输出驱动；该连接需要使用FPGA的一个用户I/O。REV_SEL引脚由多重启动控制逻辑的输出驱动。 

控制逻辑监控RESET引脚，可以复位控制逻辑状态机和MB触发器。每个状态间的时序非常关键；如果要确保成功进行重配置，就需要仔细观察一些建立和保持时间。 

要启用多重启动功能，FPGA的一个输出控制PROM上修订版本选择引脚的采样。该信号与PROM上的CF输入相连；当PROM检测到CF引脚上的一个上升沿时，就开始对配置镜像选择引脚进行采样。配置镜像选择REV_SEL[1:0]引脚，由FPGA的其他输出驱动，它们可控制由哪个配置镜像来为FPGA提供配置数据。配置镜像选择引 脚至少要在采样被触发前300ns时被设置好。CF引脚变为高电平之后，FPGA内部的多重启动逻辑模块将一个与PROG_B引脚相连的输出驱动至低电平，并保持300ns，以触发重配置；配置完成后，FPGA将按照选中的那个配置镜像来工作。 

需要声明的是，本发明内容及具体实施方式意在证明本发明所提供技术方案的实际应用，不应解释为对本发明保护范围的限定。本领域技术人员在阅读本申请说明书后，在其精神和原理启发下，可作各种修改、等同替换、或改进。但这些变更或修改均在申请待批的保护范围内。