用于一记忆体阵列中制造缺陷的检测的方法及测试装置

摘要

本发明是有关于一种用于一记忆体阵列中制造缺陷的检测的方法及测试装置。该检测记忆体阵列区缺陷的方法可包含配置具有一第一宽度且与记忆体阵列的一第一导电构件相接而组成一接地导电构件的一活性区，配置具有一第二宽度且与记忆体阵列的一第二导电构件相接而组成一绝缘导电构件的一绝缘结构，提供绝缘结构以及活性区的一交替配置，使多个接地以及绝缘导电构件彼此相邻，以组成交替排列绝缘以及接地导电构件的一序列。同时本发明还提供了一种用于一记忆体阵列中制造缺陷的检测的测试装置。藉此本发明可以检测出记忆体阵列中存在的管状桥接缺陷。

说明书

技术领域

本发明涉及一种半导体装置制造技术中用于扫描制造缺陷的方法，特 别是涉及一种在以记忆体阵列为例的半导体装置中找出管状桥接缺陷 (piping)的方法及装置。

背景技术

由于电脑的出现，已经有稳定的驱动力去制造更小以及功能更强的电 子装置(例如计算装置，通讯装置以及记忆装置)。为了降低此类装置的尺 寸，同时保持或改善其各自的功能，此装置内的组件大小必须减小。电子装 置内的几种组件是由半导体材料制成，该半导体材料在某些情况下是藉由 称为半导体芯片的结构所提供。半导体芯片可被用来生产针对特定组件具 有期望性能和尺寸特性的集成电路(IC)。

由于现代集成电路可制造成这种小尺寸，任何IC上的缺陷都可能对性 能有比较大的冲击。如果一个缺陷的性质或大小足以损害半导体电路或降 低此电路的操作特性，相应的半导体装置的性能可能会下降。由制造工艺 的多个步骤中的任一步骤产生的缺陷可能会导致短路、开路或妨碍半导体 装置正常运作的其他异常情况。由特定缺陷造成的影响往往直接关系到该 缺陷的相应性质(如大小及/或位置)。这些缺陷通常必须被识别出来，使有 缺陷的组件可在提供给消费者之前被移除。

许多测试程序已被开发，以尝试在制造工艺的不同阶段找出缺陷。电 子束(e-beam)成像是测试程序的一个例子，可用于寻找如记忆体阵列的某 些设备中的缺陷。对电子特性敏感的电子束检测或扫描工具可提供的解析 度足以检测出无法由光学方法测得的缺陷。然而，对于一个标准的浅沟槽 隔离(STI)光罩来说，所有的接触插塞(CO)均落在活性区(例如，N+/P- 井区)因此CO之间的管状桥接缺陷(即，接触插塞至接触插塞间或CO到 CO间的管状缺陷)就很难被侦测到。即在快闪记忆体阵列活性区中只有一 个环境的CO，所以所有的CO均接地，使得难以检测管状桥接缺陷。所述管 状缺陷将藉由具有相同电位的连接CO而表现出来。但是，如果所有CO都 接地，基于正常和管状缺陷CO间的灰阶差异，可能很难侦测出正常和管状 缺陷CO间的不同。

由此可见，上述现有的用于检测记忆体阵列中管状桥接缺陷的测试方 法及装置在方法、产品结构及使用上，显然仍存在有不便与缺陷，而亟待 加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋 求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法及 产品又没有适切的方法及结构能够解决上述问题，此显然是相关业者急欲 解决的问题。因此如何能创设一种新的用于一记忆体阵列中制造缺陷的检 测的方法及测试装置，实属当前重要研发课题之一，亦成为当前业界极需 改进的目标。

发明内容

本发明的目的在于，克服现有的用于检测记忆体阵列中管状桥接缺陷 的测试方法及装置存在的缺陷，而提供一种新的用于一记忆体阵列中制造 缺陷的检测的方法及测试装置，所要解决的技术问题是使其使用一种扩大 的STI间距(例如，两倍的)以创造一个不同的阵列的CO环境。在扩大的STI 间距的情况下，CO可被构型为使得有一半的CO位于接地的活性区，而另 一半位于绝缘氧化物上。因此，接地和绝缘CO可交替出现，使得在相邻CO 间存在着电性差异，从而使电子束检测工具能检测管状桥接的缺陷问题，非 常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据 本发明提出的一种用于一记忆体阵列中制造缺陷的检测的方法，可用于扫 描记忆体阵列处的管状桥接缺陷。该方法可包含配置具有第一宽度且与记 忆体阵列的一第一导电构件相接而组成一接地导电构件的一活性区，配置 具有一第二宽度且与记忆体阵列的一第二导电构件相接而组成一绝缘导电 构件的一绝缘结构，提供绝缘结构以及活性区的一交替配置，使多个接地 以及绝缘导电构件彼此相邻，以组成交替排列绝缘以及接地导电构件的一 序列。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的用于一记忆体阵列中制造缺陷的检测的方法，其中还包含以一 电子束检测工具扫描交替排列的该序列。

前述的用于一记忆体阵列中制造缺陷的检测的方法，其中还包含以一 电子束检测工具扫描交替排列的该序列。

前述的用于一记忆体阵列中制造缺陷的检测的方法，其中确定是否存 在该管状缺陷包含侦测回应结果的该管状缺陷，该结果指出针对一组连贯 的导电构件，电压对比特征没有改变。

前述的用于一记忆体阵列中制造缺陷的检测的方法，其中还包含基于 比较交替排列的该序列所组成的一测试模式与由该电子束检测工具得到的 检测结果，确定在相邻导电构件中是否存在一管状缺陷，该测试模式包含 交替显示对应于绝缘导电构件的亮色电压对比回应结果，以及显示对应于 接地导电构件且由黑色环环绕的亮色电压对比回应结果的情况特征。

前述的用于一记忆体阵列中制造缺陷的检测的方法，其中确定是否存 在该管状缺陷包含侦测回应结果的该管状缺陷，该结果指出针对一组连贯 的导电构件，电压对比特征没有改变。

前述的用于一记忆体阵列中制造缺陷的检测的方法，其中所述的第一 宽度与该第二宽度相等。

前述的用于一记忆体阵列中制造缺陷的检测的方法，其中所述的第一 宽度与该第二宽度不同。

前述的用于一记忆体阵列中制造缺陷的检测的方法，其中所述的第一 宽度小于该第二宽度。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本 发明提出的一种用于一记忆体阵列中制造缺陷的检测的测试装置，其是通 过扫描记忆体阵列以检测记忆体阵列处的管状缺陷。该测试装置可包含一 芯片以及一电子束检测工具。该芯片可包含该记忆体阵列，该电子束检测 工具可设置以检测该芯片。该芯片可以如下方式建构：配置具有第一宽度 且与记忆体阵列的一第一导电构件相接而组成一接地导电构件的一活性 区，配置具有一第二宽度且与记忆体阵列的一第二导电构件相接而组成一 绝缘导电构件的一绝缘结构，提供绝缘结构以及活性区的一交替配置，使多 个接地以及绝缘导电构件彼此相邻，以组成交替排列绝缘以及接地导电构 件的一序列。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的用于一记忆体阵列中制造缺陷的检测的测试装置，其中该测试 装置是设置以赋能作出的一确定，即基于比较交替排列的该序列所组成的 一测试模式与由该电子束检测工具得到的检测结果，确定在相邻导电构件 中是否存在一管状缺陷，该测试模式包含针对每一连贯的导电构件交替不 同的电压对比特征。

前述的用于一记忆体阵列中制造缺陷的检测的测试装置，其中该测试 装置是设置以赋能作出的一确定，即藉由侦测回应结果的该管状缺陷来确 定是否存在该管状缺陷，该结果指出针对一组连贯的导电构件，电压对比 特征没有改变。

前述的用于一记忆体阵列中制造缺陷的检测的测试装置，其中该测试 装置是设置以赋能作出的一确定，即基于比较交替排列的该序列所组成的 测试模式与由该电子束检测工具得到的检测结果，确定在相邻导电构件中 是否存在一管状缺陷，该测试模式包含交替显示对应于绝缘导电构件的亮 色电压对比回应结果，以及显示对应于接地导电构件且由黑色环环绕的亮 色电压对比回应结果的情况特征。

前述的用于一记忆体阵列中制造缺陷的检测的测试装置，其中该测试 装置是设置以赋能作出的一确定，即藉由侦测回应结果的该管状缺陷来确 定是否存在该管状缺陷，该结果指出针对一组连贯的导电构件，电压对比 特征没有改变。

前述的用于一记忆体阵列中制造缺陷的检测的测试装置，其中所述的 第一宽度与该第二宽度相等。

前述的用于一记忆体阵列中制造缺陷的检测的测试装置，其中所述的 第一宽度与该第二宽度不同。

前述的用于一记忆体阵列中制造缺陷的检测的测试装置，其中所述的 第一宽度小于该第二宽度。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方 案，本发明用于一记忆体阵列中制造缺陷的检测的方法及测试装至少具有 下列优点及有益效果：本发明使用一种扩大的STI间距(例如，两倍的)以创 造一个不同的阵列的CO环境。在扩大的STI间距的情况下，CO可被构型为 使得有一半的CO位于接地的活性区，而另一半位于绝缘氧化物上。因此，接 地和绝缘CO可交替出现，使得在相邻CO间存在着电性差异，从而使电子 束检测工具能检测管状桥接的缺陷问题。

综上所述，本发明是有关于一种用于一记忆体阵列中制造缺陷的检测 的方法及测试装置。该检测记忆体阵列区缺陷的方法可包含配置具有一第 一宽度且与记忆体阵列的一第一导电构件相接而组成一接地导电构件的一 活性区，配置具有一第二宽度且与记忆体阵列的一第二导电构件相接而组 成一绝缘导电构件的一绝缘结构，提供绝缘结构以及活性区的一交替配 置，使多个接地以及绝缘导电构件彼此相邻，以组成交替排列绝缘以及接 地导电构件的一序列。同时本发明还提供了一种用于一记忆体阵列中制造 缺陷的检测的测试装置。本发明在技术上有显着的进步，具有明显的积极效 果，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的 技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和 其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附 图，详细说明如下。

附图说明

图1是典型接触构件位置的正常扩散光罩的一般配置的示意图。

图2是根据一示例性实施例描绘出的所使用的扩散光罩的示意图。

图3是图1的正常扩散光罩的横截面的示意图。

图4是针对图3的范例的记忆体阵列的示例性电子束扫描结果的示意 图。

图5是根据一示例性实施例描绘出一扩散光罩的横截面的示意图。

图6是针对图5的范例的记忆体阵列的示例性电子束扫描结果的示意 图。

图7是根据一示例性实施例描绘出的具有一管状缺陷的记忆体阵列的 示例性电子束扫描结果的示意图。

图8是根据一示例性实施例描绘出的图5的结构的另一选择的示意图， 其中活性区以及绝缘区域的宽度不同。

图9是根据一示例性实施例描绘出的一记忆体阵列的结构的示意图。

图10是根据一示例性实施例的电子束检测工具的示意图。

图11是根据本发明的一示例性实施例的描述提供用于检测记忆体阵列 处的制造缺陷的一测试模式的方法的流程图。

10、20、50：扩散光罩           12：CO

30、54：STI沟槽氧化物隔离      32、52、82：活性区

34：W-插塞                     40、60：黑色环

42：亮色W-插塞                 56、86：接地CO

58、84：绝缘CO                 62：W-插塞的亮色部分

70：管状缺陷                   72：不正常黑色环

80：STI沟槽隔离                100：阴极

102：原始射束                  104：聚光透镜

106：电子束熄灭装置            108：像差补偿物镜光圈

110：侦测器                    112：散射电子

114：磁透镜                    116、118：偏转器

120：芯片板

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功 效，以下结合附图及较佳实施例，对依据本发明提出的用于一记忆体阵列中 制造缺陷的检测的方法及测试装置其具体实施方式、方法、步骤、结构、特征 及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图 式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，当 可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具 体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加 以限制。

本发明的实施例可赋能半导体装置(例如记忆体阵列)中管状缺陷的确 定。请参阅图1所示，是典型接触构件位置的正常扩散光罩的一般配置的示 意图。图1描绘出了正常扩散光罩10的一般配置，其中显示了典型接触构 件或其上的CO12的位置。同时，根据一示例性实施例，如图2所示，图2 描绘出了所使用的扩散光罩20。其中图2中所示的扩散光罩20使用CO区 域的间距是图1所示出的间距的两倍。

图3是图1的正常扩散光罩的横截面的示意图。图3的阵列具有标准 配置且使用STI沟槽氧化物隔离30，该STI沟槽氧化物隔离30将结构的 底部分隔为多个活性区32(例如，N+/P-井)。在一些例子中，导电构件(例 如位元线、圆柱形导体及/或其他储存节点)可经由插塞或导电构件连接至 活性区32。W-插塞34是导电构件或插塞的一个范例，其可在W1化学机械 平坦化(CMP)之后提供。

图1及图3的阵列的典型电子束检测期间，可预期每一个导电构件的 电状态相似(例如，都是接地)。因此，例如，若使用高电子束能量(landing energy)电子束检测工具(例如，具有约2000至2500eV的LE范围以及 约5至150mA的电流)来检测正常扩散光罩10，预期的结果可能如图4所 示，其中图4是针对图3的范例的记忆体阵列的示例性电子束扫描结果的示 意图。就这一点而言，针对每一正常STI间距快闪阵列CO，黑色环40以 及亮色W-插塞42将代表性地被预期。该W-插塞为主体材料，故其显示为 亮色部分；而黑色环的显示是由于局部电场造成。

根据一示例性实施例，图5是根据一示例性实施例描绘出一扩散光罩的 横截面的示意图。其描绘出一扩散光罩50的横截面。该扩散光罩50的横 截面包含两倍间距的活性区52以及两倍间距的STI沟槽氧化物隔离54。藉 由提供两倍间距，交替CO(例如，W-插塞或导电构件)具有与其相关的不同 电状态。就这一点而言，结束于两倍间距的活性区52的其中之一的CO可 能是接地CO 56，而结束于两倍间距的STI沟槽氧化物隔离54的其中之一 的CO可能是绝缘CO 58。

若图2及图5的阵列是使用如上述与检测图1及图3的阵列相同的电 子束检测工具进行检测，黑色环60以及W-插塞的亮色部分62可能仅针对 每隔一CO可见，因为仅每隔一CO结束于活性区，而其他的结束于STI沟 槽隔离区(如图6所示)。换言之，接地CO 56可能以相似于图4所示的CO 的方式显示。然而，绝缘CO 58可能以不同于图6所示的方式显示。

在图1及图3的阵列中，在有连接或桥接于两个(或更多)相邻CO的管 状缺陷的情况下，扫描结果可能会相似于图4所示的扫描结果，因为每一 CO已在图4中相同(或近乎相同)的结果显示。然而，图2及图5的配置的 扫描结果可能有修改的倾向，且因此，由于与图6所示的正常扫描的不同，管 状缺陷为可测得的。就这方面而言，图7显示了延伸于相邻CO之间并致使 CO短路的管状缺陷70。该管状缺陷70倾向于在相连或桥接CO中提供相 似电状态。因此，并非使交替CO显示不同的电状态，可察觉到一个不正常 黑色环72。该不正常黑色环72可被察觉到是因为相应CO不再绝缘，反而 是藉由管状缺陷70的效力接地。

虽然针对活性区以及STI沟槽隔离两者使间距加倍可提供交替绝缘以 及接地CO，其接着如上所述增进电子束检测工具检测管状缺陷的能力，但是 间距加倍并非促成此结果的唯一方式。更确切地说，任何对活性区以及STI 沟槽隔离区的结构的调整，其可造成交替绝缘及接地CO，皆可用来达成所 期望的结果。图8根据一示例性实施例描绘出的图5的结构的另一选择的 示意图，其中活性区以及绝缘区域的宽度不同，，即并非针对活性区以及STI 沟槽隔离两者使间距加倍，仅有STI沟槽隔离80的区域宽度增加，而活 性区82的宽度减少。在此例中，每隔一CO与减少宽度的活性区82的其 中之一相接。与减少宽度的活性区82相接的每一交替CO间的CO是与增加 宽度的STI沟槽隔离80相接。由此再一次提供绝缘CO 84以及接地CO 86 的交替模式以增进电子束检测工具的效力。如图8所示，再一次提供遇到 黑色环以及亮色W-插塞以替换接地CO的预期模式，由此若绝缘CO其中之 一经由管状缺陷连接到一个相邻的接地CO，因为交替接地及绝缘CO的预期 模式会由出现在电子束检测工具扫描结果(例如，相似于图7所示的结果) 的相邻接地CO的状况被阻断，于是可以侦测到该管状缺陷。相似地，只要 能够提供绝缘及接地CO的交替模式，可能也可以增加活性区的宽度，而减 少STI沟槽隔离的宽度。

图9是根据一示例性实施例描绘出的一记忆体阵列的结构的示意图。在 图9中，具有相应正常接地CO的每一扩散或活性区是以水平断面线 (cross-hatching)呈现。Poly2(WL-字线)的区域是以斜对角断面线呈 现。在一些例子中，当中间层介电质(ILD)是沉积在这些区域中，在这些区 域中检测管状缺陷可能相对容易。对应于自动对准源(SAS)的区域以未有任 何填充的方式显示，以及接触区域(CONT)是以“X”在相应区域中呈现，且 包含交替接地以及绝缘CO，如其交替符合接地扩散或活性区所指出者。图 9的接触区域(CONT)可能有相当高的高ILD填充问题的可能性，其可能造成 管状缺陷的发生。就其本身而言，图9显示了一个示例性的记忆体结构，该 示例性实施例可用于检测可能发生的任何此类缺陷。

图10是根据一示例性实施例的电子束检测工具的示意图，但是应领会 的是，任何适当电子束检测工具可在示例性实施例中被替换使用。例如，在 一些示例性实施例中可使用任何设置以基于电压对比的侦测来检测集成电 路的电性缺陷的电子束检测工具，该电压对比是由表面电荷引发的灰阶改 变产生。

图10的电子束检测工具可包含一阴极(例如，一个ZrO/W阴极)100，该 阴极100产生初始经由一聚光透镜104聚焦的一原始射束102。该原始射束 102可接着通过电子束熄灭装置106的组件间至一像差补偿物镜光圈 108。一侦测器110可设置于接近物镜光圈108处，以接收在偏转器116 之间通过磁透镜114的偏向的二次及反向散射电子112，该偏转器116是设 置在大体上与原始射束102行经方向平行的方向上。该电子束检测工具也 可包含一个透镜内的偏转器118，其与芯片板120平行。芯片可连续地移动 (例如，在运送机上或其他线型移动机构上移动)以被放置并排列而用于以 电子束检测工具进行检测。一但排列好芯片，可电操纵电子束检测工具的 原始射束102，以扫描全部或至少期望部分的芯片并取得电压对比读数。

在一些实施例中，电子束检测工具可在一控制器或其他处理装置的控 制下操作。该控制器也可设置以分析电子束检测工具所执行的与故障检测 相关的扫描结果。如上文所指出，由于CO的交替接地以及绝缘，所预期的 可能是每隔一CO提供不同电压对比。因此，当控制器确定连贯的CO具有 相同电压对比特征时，可能暗示了管状缺陷。

一些示例性实施例可因此针对快闪记忆体阵列(例如，NOR快闪阵列) 提供一个快速线内检测，以使用电子束检测工具确定CO管状缺陷。实施例 也可延伸至埋入式桥接模式、镶嵌ML1(W1)CMP或字线/位元线蚀刻后检 视(AEI)的应用。

图11是根据本发明的一示例性实施例的描述提供用于检测记忆体阵列 处的制造缺陷的一测试模式的方法的流程图，其根据一示例性实施例显示 与示例性方法相关的操作，该方法提供用于记忆体阵列处制造缺陷检测的 测试模式。应了解的是，流程图中的每一方框，以及流程图中方框的组合，可 由不同的机构实施，例如在操作者的控制下或经由硬件，单独或在固件及/ 或包含一个或多个电脑程序指令的软件的指示下实施。例如，此处所描述的 一个或更多个步骤可由电脑程序指令体现。就这一点而言，体现上述步骤的 电脑程序指令可由一记忆体储存，并由一处理器执行。将可领会的是，任何 此类电脑程序指令可被下载至电脑或其他可编程设备(即，硬件)，以产生 一种机械，其是使得执行在电脑上或其他可编程设备的指令能产生用于执 行流程图的方框中具体指定功能的装置。这些电脑程序指令也可储存在一 电脑可读取电子储存记忆体中，并可指示电脑或其他可编程设备以特定方 式运作，使得储存在电脑可读取记忆体中的指令产生一实用制品(an article of manufacture)，其包含用于执行流程图方框中具体指定功能的 指令装置。该电脑程序指令也可被下载至电脑或其他可编程设备上，以引 起将被执行在电脑或其他可编程设备的一系列操作，并产生一电脑执行程 序，使在电脑或其他可编程设备上执行的指令提供执行流程图中具体指定 功能的操作。

因此，流程图中的方框用于用以执行具体指定功能的装置的组合、用 以执行具体指定功能的操作的组合以及用以执行具体指定功能的程序指令 的装置。应了解的是，流程图中的一个或多个方框，以及流程图中方框的 组合，可由特殊用途且基于硬件的电脑系统或特殊用途硬件以及电脑指令 的结合执行，该电脑系统执行具体指定功能或操作。

如图11所示，根据一范例，提供用于检测记忆体阵列处的制造缺陷的 一测试模式的方法可包含配置具有第一宽度且与记忆体阵列的第一导电构 件相接而组成一接地导电构件的一活性区，配置具有一第二宽度且与记忆 体阵列的一第二导电构件相接而组成一绝缘导电构件的一绝缘结构，以提 供绝缘结构以及活性区的一交替配置，使多个接地以及绝缘导电构件彼此 相邻，以组成交替排列绝缘以及接地导电构件的一序列。(操作220)。

在一些实施例中，上述操作可被修改或以如下描述方式扩展。再者，在 一些例子中，除了上述所讨论的操作外，还可实施额外操作，其范例以虚 线显示于图11中。部分或所有修改，扩展及/或额外操作可以任何顺序及 每一个可能的组合方式结合于一些实施例中。例如，在一些例子中，该方 法可进一步包含以电子束检测工具扫描交替排列的该序列(操作230)。该方 法可进一步包含基于比较交替排列的该序列所组成的测试模式与由该电子 束检测工具得到的检测结果，来确定是否有管状缺陷存在于相邻导电构件 中(操作240)。该测试模式可包含针对每一连贯的导电构件交替不同的电 压对比特征。更具体地，在一些例子中该测试模式可包含交替显示对应于 绝缘导电构件的亮色电压对比回复的结果，以及显示对应于接地导电构件 的亮色电压对比回复由黑色环环绕的结果的情况特征。在任一例子中，确定 是否有管状缺陷存在可包含侦测回应指出针对一组连贯的导电构件，电压 对比特征没有改变的该结果的管状缺陷。在各种不同示例性实施例中，第一 宽度以及第二宽度可相同或不同(例如，第一宽度小于第二宽度或反之亦 然)。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式 上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发 明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利 用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但 凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所 作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。