半导体结构、包括半导体结构的集成电路及制造半导体结构的方法

摘要

一种单片半导体结构包括层堆叠。该堆叠包括衬底(1)；由第一半导体材料制成的第一层(3)；以及由第二半导体材料制成的第二层(4)。第一层位于衬底和第二层之间且第一半导体材料和第二半导体材料中的至少一种包含III族氮化物材料。所述结构包括功率晶体管(200)，其包括：形成在层堆叠中的主体(201)；在第一层的面对第二层的一侧处的第一电源端子(5)；至少部分地形成在衬底中的第二电源端子；以及用于控制电信号在第一电源端子和第二电源端子之间通过体传播的栅极结构(6)。所述结构进一步包括垂直肖特基二极管，其包括：阳极；包括衬底的阴极；以及阴极和阳极之间的肖特基势垒(103)，所述肖特基势垒位于层堆叠中的所述衬底(1)和阳极层之间。

说明书

技术领域

本发明涉及一种半导体结构、包括半导体结构的集成电路以及用 于制造半导体结构的方法。

背景技术

基于III族氮化物的功率晶体管在本领域内是已知的。III族氮化 物功率半导体器件由于其高击穿电压和低导通电阻而用于功率应用， 例如用以供给功率。然而，已知的III族氮化物功率半导体器件的缺点 在于，它们是分立器件，需要连接至其他电子组件以便形成电子电路。 因此，得到的电路由彼此连接的若干管芯组成，并因而具有相对大的 引脚尺寸(footprint)并且制造相对复杂。

美国专利申请公布US 2006/0175633公开了一种单片集成III族氮 化物功率器件，其包括具有第一III族氮化物半导体层以及设置于第一 III族氮化物层上的、具有不同于第一III族氮化物层的带隙的第二III 族氮化物半导体层的异质结III族氮化物主体。第一电源电极电连接至 第二III族氮化物层以及第二电源电极。栅极结构设置于第一电源电极 和第二电源电极之间的第二III族氮化物层上方，并且存在肖特基电极， 其与第二III族氮化物层肖特基接触。

然而，此公布中暗示了，由于异质结要求第二III族半导体层的高 电阻率，所以第二III族半导体层未掺杂，并因而具有所使用的III族 氮化物的本征电特性。但是，这样的本征层不适合用于在正向偏置条 件下要求低电流电阻的肖特基二极管。

因此，为了得到正确工作的功率器件，必须修改US 2006/0175633 中所公开的单片集成III族氮化物功率器件，以即通过掺杂在肖特基二 极管的区域中的第二III族氮化物半导体层中提供传导区。

发明内容

本发明提供如所附权利要求书中所描述的半导体结构、包括半导 体结构的集成电路以及用于制造半导体结构的方法。

从属权利要求中阐明了本发明的具体实施例。

参考以下描述的实施例，本发明的这些及其他方面将是明显的， 并且参照这些实施例对其进行了解释。

附图说明

将参照附图而仅通过示例的方式来描述本发明进一步的细节、方 面和实施例。

图1示意性示出单片半导体结构的实施例的第一示例的横截面 图。

图2示意性示出图1的示例的顶视图。

图3-6示意性示出在制造单片半导体结构的方法的示例的接连阶 段中其实施例的示例的横截面图。

图7示意性示出图1的示例的等效电路图。

具体实施方式

参照图1，其中示出单片半导体结构的示例。该单片半导体结构 包括层堆叠。所示出的层堆叠包括衬底1、由第一半导体材料制成的第 一层3和由第二半导体材料制成的第二层4。第一半导体材料和第二半 导体材料中的一种或多种可以包含III族氮化物材料。第一层3位于衬 底1和第二层4之间，并且更具体地，在本示例中，被设置在第一层3 的第二层侧301处与第二层4直接相邻并直接接触。虽然可以使第一 层3在第一层3的衬底侧302处与衬底1直接相邻并直接接触，但在 所示示例中，第一层3通过一个或多个中间层2、11而与衬底1分离。

该结构包括功率晶体管200。功率晶体管200可以是任何合适类 型的功率晶体管。功率晶体管200可以例如为异质结构场效应晶体管 (HFET)，其也可以被称为高电子迁移率晶体管(HEMT)，如以下更加详 细解释的。HFET可以例如被实现为可以控制高电压处例如50V或以上 和/或1500V或以下的电压处的电流的高功率开关。

如图1所示，功率晶体管200包括形成在层堆叠中的主体201。 功率晶体管200的第一电源端子5在第一层3的面对第二层4的第二 层侧301处。功率晶体管200的第二电源端子7至少部分地形成在衬 底1中。功率晶体管200进一步包括栅极结构6，用于控制电信号在第 一电源端子5和第二电源端子7之间通过所述主体的传播。

在所示示例中，栅极结构6和第一电源端子5之间的距离A比栅 极结构6和第二电源端子7之间的距离B大(得多)。例如，栅极结构6 和第一电源端子5、例如本实例中的功率晶体管的漏极之间的距离，可 以大于10微米，诸如15微米或以上，例如15和20微米之间，并且 栅极结构6和第二电源端子7、例如本示例中功率晶体管的源极之间的 距离，可以为10微米或以下，诸如大约2微米或以下。与栅极结构6 和第二电源端子7之间相比，可以在栅极结构6和第一电源端子5之 间施加较高的电压差。栅极结构6和第一电源端子5之间的电压差可 以为1500V或以下，例如几百伏或以下，诸如600V或以下，而栅极结 构6和第二电源端子7、例如本示例中的源极之间的电压差，可以为 30V或以下，诸如10V或以下。

电源端子5、7和栅极结构可以具有任何适合于特定规格的形状。 在图1和2所示的示例中，第一电源端子5是围绕栅极结构6和第二 电源端子7的环，而栅极结构是围绕第二电源端子7的环(被第一电源 端子5围绕)。如图2所示，这些环可以是封闭的环，然而环可以可替 选地为开放或中断的，例如用于迹线路径传导线(trace route conducting  line)通过。此外，在图1和2的示例中，环为矩形；然而将明显的是， 也可以采用其他形状，诸如六边形、圆形或椭圆形。而且，示例中， 环和第二电源端子是同心的，并且该构造具有180度旋转对称。然而， 也可以使栅极结构和/或第二电源端子相对于第一电源端子离心地设置 并且该构造是以另一方式非对称或对称的，例如镜像对称或以其他方 式。

如图1所示，单片半导体结构可以进一步包括肖特基二极管，本 示例中，被实现为垂直肖特基二极管100。垂直肖特基二极管100包括 阳极104和包括衬底的阴极。

在阴极和阳极104之间存在肖特基势垒103。肖特基势垒103位 于层堆叠中的衬底1和在其中形成阳极104的阳极层之间。在示例中， 肖特基势垒103是在阳极层和包括在阴极中的一部分半导体层101之 间的、在横向方向即平行于衬底层1的方向上延伸的金属-半导体界面。 在示例中，阳极层是层堆叠的顶层，由金属材料形成，并且肖特基势 垒103与在垂直方向(自衬底向顶层)上位于阳极层下方的电介质层10 的暴露表面齐平。然而，将明显的是，肖特基势垒可以处于层堆叠中 的另一位置处，并且例如，诸如当阳极层在顶层下方的层中部分地凹 进时，位于电介质层10的表面下方。

阴极可以延伸通过第一层3和/或第二层4的至少一部分，并且如 图1所示，可以包括延伸通过层3、4的凹进并用合适材料的一个或多 个二极管层101、102填充。如图所示，凹进可以延伸至位于衬底1和 第二层4之间的中间层11，并且与中间层11直接接触。中间层11可 以提供凹进和衬底1之间的电路径。如示例中所示，中间层11可以例 如为与衬底1直接接触的传导层。然而，可替选地，凹进可以例如通 过层3、4和衬底1之间的任何中间层而延伸至衬底1，并且填充凹进 的材料可以与衬底1直接接触。

阴极103包括衬底1，并且肖特基势垒位于层堆叠中的衬底和阳 极层之间。因而，可以以与位于层堆叠中的晶体管200的部分相同的 步骤来制造肖特基二极管。更具体地，如下面更加详细解释的，垂直 肖特基二极管100可以例如与第二电源端子7同时制造。

由图1和2可见，在半导体区和主体之间可以存在绝缘区12，其 使阴极的半导体区与晶体管的主体电隔离。在绝缘区12中，至少第二 层4可以由未有意掺杂的半导体材料制成，从而得到高电阻性区，而 在期望良好的传导性的区域中，可以对第二层掺杂。如图7所示，绝 缘区12可以由隔离沟槽120形成，例如通过局部完全去除层4且部分 去除层3并且用合适的电介质填充，因此在绝缘区12中形成的凹进。 然而，此外或者可替选地，功率晶体管和肖特基二极管之间的隔离可 以利用其他合适的隔离技术来加以实现，诸如结隔离、电介质隔离或 者诸如氧注入的杂质注入隔离。

参照图3-6，单片半导体结构可以例如用包括提供层堆叠的用于制 造单片半导体结构的方法来制造。如图3所示，堆叠可以包括：衬底1； 第一层3，其由第一半导体材料制成；以及第二层4，其由第二半导体 材料制成。层堆叠可以包括附加的层，诸如中间层2、11、电介质层 10、阳极层或者其他合适的层。层堆叠可以在提供晶体管和/或肖特基 二极管之前提供。然而，可替选地，可以在提供晶体管200和/或肖特 基二极管100期间或者之后提供一个或多个层堆叠。

衬底1可以是传导性的并提供电路径，例如如图1所示，通往晶 体管200的源极(或者如图7所示通往晶体管200的漏极)和/或通往肖 特基二极管100的阴极102。衬底1可以例如为欧姆性的。衬底1可以 由包含单晶硅的衬底半导体材料或者另外的合适的衬底材料制成。衬 底1可以例如为经掺杂以提高衬底传导性的半导体，例如在(单晶)硅的 情况下，衬底1可以提供有n型掺杂，例如砷、磷或其他合适的类型 的掺杂剂。

第一层3和第二层4可以以任何适合于特定实施的方式来加以实 现。第一半导体材料和第二半导体材料中的一种或多种可以包含III族 氮化物材料，诸如Al和/或In和/或Ga的氮化物的(合金、化合物或混 合物)。已发现，III族氮化物材料适合于功率晶体管和肖特基二极管这 两者，并且如下面更加详细解释的，允许在无需附加的步骤的情况下 制造肖特基二极管。所使用的III族氮化物材料可以例如为下列一组材 料中的一种或多种材料：二元III族氮化物材料、三元III族氮化物材 料、四元III族氮化物材料、GaN、AlGaN(例如，具有20％或以上和/ 或30％或以下的Al浓度)、InGaN、AlInN、AlInGa和外延生长的III 族氮化物材料。已发现，GaN的第一层3和AlGaN的第二层4是适合 于HEMT和肖特基二极管这两者的材料组合。第一层3可以例如具有 至少1微米且多达6微米的厚度。

第一层3和第二层4可以例如以适合形成异质结的方式加以实现。 如图3所示，可以提供第一层3和第二层4，以便在第一层3和第二层 4彼此接触之处得到界面8。沿着界面8，当功率晶体管处于操作中时， 在第一层3的与界面8直接相邻的部分中可以形成二维电子气 (2DEG)9。将予以理解的是，如本申请中所使用的术语“二维电子气”， 包括能够在两个维度上移动但在第三维度上受到紧密限制的电子气以 及类似的空穴气。如图中所示，层3、4和界面8可以为基本上平坦的， 并且被定向为平行于晶片的顶表面(其在所示图中，由衬底1的顶表面 形成)。如图所示，晶片可以具有单层衬底。然而，可替选地，晶片可 以具有多层衬底。

所使用的第一半导体材料和第二半导体材料可以例如选自适合于 异质结的材料。第二半导体材料可以例如具有与第一半导体材料的带 隙不同的带隙。由此，界面8处的带隙将会弯曲，如本领域通常所公 知的，并且可以得到其中可以形成2DEG 9的势阱。第一层3可以例如 由未有意掺杂的半导体材料制成。由此，第一层3可以提供有高电阻 率并且可以减小HFET在截止状态下的泄漏电流。在不希望受限于任 何理论的情况下，可以认为高电阻率限制界面8处第一层3的片状区 域内的2DEG 9的电子，从而抑制了通过第一层3的远离界面8的部分 而发生泄漏。另外，2DEG可以提供高的载流子面密度(例如高达 8·10¹²cm^-2或以上)并且可以具有高的电子迁移率(例如，在10³·cm²/V或 以上的范围内)。此外，2DEG可以具有低的导通状态电阻，例如可以 得到低至3m·OhmCm²或以下的电阻。第一层3可以例如具有1微米或 以上、例如2微米或以上和/或10微米或以下、例如2-6微米之间的厚 度。第二层4可以例如具有低于0.1微米、诸如几十纳米、诸如20nm 到30nm的厚度。

第二层4可以例如被实现为隧穿层，其在制造该结构之后使第一 电源端子5与第一层3分离，并且当在制造半导体结构之后使晶体管 操作时，其允许第一电源端子5和2DEG 9之间经由电荷载流子穿过第 二层4的隧穿而传导。例如，第二层4可以是电源端子5和第一层3 之间的AlGaN层，具有大约300埃的厚度。AlGaN层具有的铝成分例 如在20％和30％之间。应当明显的是，可以存在其他层。可替选地， 如示例中所示，第一电源端子5也可以与2DEG 9直接接触，并且例如 可以设置在第二层4中，其延伸至至少第一层3的顶表面或者至第一 层3中(例如，通过在第二层4中局部地蚀刻凹进至期望深度并且之后 沉积端子层或/和通过在第二层4中热扩散合适的材料，例如掺杂剂)。 可替选地，第一电源端子5也可以通过传导路径而与2DEG 9接触，所 述传导路径是通过在第二层4中局部地热扩散金属和/或残余掺杂而制 成的，以便使第二层4在传导路径的区域中电传导。也可以以另一方 式来提供传导路径，诸如通过在传导路径的区域中注入掺杂剂并且之 后进行热扩散，例如通过注入且随后激活。

应予以注意的是，2DEG 9也可以利用其他机制来形成，并且可以 使用其他材料(的组合)来形成异质结。第二半导体材料可以例如具有与 第一半导体材料的晶格常数不同的晶格常数，并且第一半导体材会在 自界面向衬底的横断面方向上呈现压电极化。由此，由于不同的晶格 常数，第一半导体材料将会受到应力或应变，并且第一层3将会在界 面8处被充电。由此，会增大界面8处的电子密度。

如例如图3中所示，层堆叠可以包括诸如成核层11的附加的层。 如图所示，成核层11可以与衬底1直接相邻并接触，且充当在成核层 上生长的外延层的基础层，所述基础层例如可以具有允许在其上生长 外延层的晶体结构和晶格常数。另外，成核层11可以用以补偿衬底1 的晶体结构和/或晶格常数与在成核层11上生长的层的晶体结构和/或 晶格常数之间的失配。例如，第一层3和第二层4可以是采用适当的 外延工艺生长的外延层。

成核层11可以例如具有传导性材料、或者以其他方式例如经由电 子穿过成核层的隧穿而提供与成核层11上方的传导性部分(诸如，阳极 101和/或第二电源端子7)的电连接。可以例如通过在生长成核层的期 间使元素从衬底1扩散到成核层11中和/或由于成核层11的晶体的无 序取向、例如成核层可以为多晶的而使成核层11电传导。在成核层11 上生长的层，例如过渡层2或第一半导体层3可以是单晶的或不太无 序和/或包含较少的或没有来自衬底的元素而因此为高电阻性的。

成核层11可以例如为低于100nm厚，诸如例如为50nm或以下。 例如对于衬底上(诸如单晶硅衬底层上)的AlN成核层而言，发现适当的 厚度在35nm和45nm之间，例如40nm。

图3中所示的层堆叠可以进一步包括例如设置在第一层3和衬底 1之间的过渡层2。过渡层2用以逐步地提高通过外延而生成的材料的 晶体质量，以使得第一层3能够成为具有低位错密度(低至5·10⁹cm^-2) 的单晶。另外，过渡层2也可以参与使过渡层2上方的层与衬底1电 隔离。在所示示例中，过渡层2被生长在成核层11上。过渡层2可以 例如为外延层。已发现过渡层2的适当的组成为GaN/AlN的交替层。 而且，过渡层可以由具有在自衬底向第二层4的方向上渐变Al成分、 例如从AlN(即未添加Ga)到GaN(即未添加Al)的AlGaN制成。可以例 如用Fe、Mg或C或成分或者其合金、化合物或混合物对过渡层2或 其一些子层进行掺杂，以增大它们的电阻率或者生成p型区。

功率晶体管200可以提供在堆叠中。提供功率晶体管的工艺可以 在一些部分上与提供层堆叠的工艺重叠。在图3-6所示示例中，功率晶 体管200在提供了第一和第二层3、4之后被提供，但是与例如电介质 层10、阳极层104的其他层重叠。在本示例中，在层堆叠中由电源端 子5和沟道70限定晶体管主体201，所述沟道70为第二电源端子7的 一部分并且提供在晶体管主体201的第二电源端子侧和衬底1之间的 电传导路径。在本示例中，主体201具有包括界面8的异质结结构， 第一层3和第二层4在界面8处彼此接触，并且当操作时，沿界面8 形成2DEG。

如图3和4所示，例如，可以在衬底1中至少部分地提供第二电 源端子7。第二电源端子7可以例如包括沟道70，例如半导体或金属 沟道。可以例如通过例如采用等离子体蚀刻来局部地去除一部分层堆 叠以便得到通过至少第一和第二层3、4的凹进，来提供沟道70。该凹 进可以例如从堆叠的暴露表面延伸至成核层11或者至衬底1。

如图5所示，可以然后利用适当的材料例如掺杂的半导体材料来 填充凹进，以便提供主体201和衬底1之间的电路径。凹进可以利用 例如n掺杂GaN的经适当掺杂的半导体层来完全填充。凹进可以例如 用例如n型掺杂而成为高传导性的掺杂材料来填充，而第二层4可以 是非有意掺杂的。由此，可以减小当诸如以例如-5V或以下的负电压偏 置栅极端子时的泄漏电流。

在图5的示例中，凹进可以用传导层72来部分地填充，所述传导 层72在处理的此阶段中与层堆叠的暴露在凹进中的表面直接接触，例 如在本示例中为成核层11。可替选地，当凹进延伸通过成核层11时或 者当成核层11不存在时，暴露表面可以是衬底1。层72可以例如为掺 杂的半导体层，例如诸如n掺杂GaN的III族氮化物材料，并且可以例 如通过外延再生长来生长，例如，如在垂直再生长的情况下，采用分 子束外延(MBE)，或者如在垂直和横向再生长这两者的情况下，采用金 属有机化学气相外延(MOCVD)。在生长第一传导层72之后，然后可以 用一个或多个附加的层来完全填充凹进。例如，如图5所示，然后可 以通过生长由半导体材料或者由金属材料制成的另一层71来完全填充 凹进。在层71是由半导体材料制成的情况下，层72可以由相同类型 但掺杂剂浓度不同的材料制成。例如，层72、71可以都由例如通过外 延再生长得到的n型掺杂GaN制成，与顶层71中的掺杂浓度(N-)相比， 下层72具有较高(N+)的浓度。例如，下层可以具有比顶层中的浓度高 几个数量级的浓度。已发现合适的值是在下层中为10¹⁹Cm^-3的掺杂浓 度并且在顶层71中为10¹⁶Cm^-3的掺杂浓度。

如图6所示，例如在形成第二电源端子7之后，可以在第一层3 的面向第二层4侧处形成第一电源端子5。如上面所解释的，可以诸如 通过蚀刻第二层4且随后在这样形成的凹进中生长适当的材料，来使 第一电源端子5例如通过第二层4而与第一层3分离或者与第一层3 直接接触地提供。第一电源端子可以例如由金属或者诸如Al/Ti、 Ni/Al/Ti、Mo/Al/Ti等的其他合适传导材料制成。第一电源端子5可以 例如通过局部地蚀刻第二层4至适当的深度、例如至第一层3以便得 到与2DEG 9直接接触的凹进来提供。随后，可以在凹进中生长适当的 材料，例如金属。可替选地，如图6所示，可以通过在第二层4上局 部地生长传导材料来得到第一电源端子5，其例如通过穿过第二层4的 隧穿路径而与2DEG 9电接触而不直接接触。而且，可以通过例如局部 热扩散或者以其他方式将元素引入在第一层3和/或第二层4中，来得 到第一电源端子5。之后，可以对半导体结构的中间产物进行快速热退 火，以构建具有低接触电阻的欧姆端子。

在形成第一电源端子之前、期间或之后，可以形成栅极结构6， 其可以控制电信号在第一电源端子5和第二电源端子7之间通过主体 的传播。

可以以任何适合于特定实施的方式来实现栅极结构6。如图所示， 栅极结构可以设置在第二层4的与界面侧相反的一侧，其中第二层4 在所述界面侧处与第一层3接触。在示例中，栅极结构6包括构图的 栅层60，其通过电介质层10而与第二层4分离。栅层60可以例如由 传导金属或者半导体材料制成，其中所述传导金属包括例如诸如包含 Au、Ti、Al、Ag、Cr、W、Pt、Ni、Pa或In的化学化合物或合金的金 属，所述半导体材料例如为可选地提供有适当的掺杂的多晶硅。电介 质层10可以例如由氮化硅或氧化硅或氧化钽制成，例如由Si₃N₄、SiO₂、 Ta₂O₅或者其他适当的类型的绝缘体制成。

栅层60可以与第二层4和/或第一层3电容性接触。可替选地， 栅层60可以与第二层4或第一层3直接接触，以形成肖特基型势垒。 在这样的情况下，栅层60可以是多层结构。该多层结构可以例如包括 两个或更多个金属层，例如Ti/Au；Ti/Al或Ni/Au、Ni/Al或Pt/Ti/Au、 Pt/Al、Ir/Au、Ir/Al或Pt/Au、Pt/Al多层。

可以例如通过在层堆叠的暴露表面上沉积电介质层10并且局部 地蚀刻电介质层10至特定深度、例如在直接接触栅极结构的情况下蚀 刻至第二层4或者在电容性接触的情况下蚀刻至小于电介质层10的厚 度的深度，来提供栅极结构6。如图所示，在这样得到的凹进中，可以 沉积栅层60。如图所示，栅层60的厚度可以超过凹进的深度。电介质 层可以例如包括钝化层和/或其他元素或层。

可以与功率晶体管200同时提供垂直肖特基二极管100。如下面 更加详细解释的，垂直肖特基二极管的形成可以包括：形成延伸通过 第一层和/或第二层的至少一部分的阳极；形成包括衬底的阴极；以及 在阴极和阳极之间形成肖特基势垒。

如图3和4所示，例如，可以例如通过与形成用于第二电源端子 7的凹进同时、例如采用等离子体蚀刻来局部地去除一部分层堆叠以得 到通过至少第一和第二层的凹进，来提供垂直肖特基二极管。该凹进 可以例如从堆叠的顶表面延伸至成核层11或者至衬底1。如图5所示， 然后该凹进可以用与填充其中形成第二电源端子7的凹进的材料相似 的合适的阳极半导体材料、例如掺杂的半导体材料、并且与之同时来 填充，以便形成肖特基二极管100的阴极(的一部分)。该凹进可以例如 用诸如掺杂的半导体层、例如n掺杂GaN的合适的阳极半导体材料来 完全填充，以使阴极延伸至凹进中。半导体层的顶表面可以用形成阳 极104的金属层来覆盖，在此情况下，肖特基势垒可以位于半导体层 和金属层之间。

图5中，凹进利用半导体层102来部分地填充，所述半导体层102 与层堆叠的暴露在凹进中的表面直接接触，例如在本示例中为成核层 11。可替选地，当凹进延伸通过成核层时或者当成核层不存在时，在 此情况下，暴露表面可以是衬底1。半导体层传导层102可以例如为掺 杂的半导体层，例如n掺杂GaN，并且可以例如通过采用分子束外延(垂 直再生长)或者金属有机化学气相外延(横向和垂直再生长)的外延再生 长来生长。

在生长半导体层102之后，然后可以通过一个或多个附加的层来 完全地填充凹进。例如，如图5所示，然后可以通过生长由半导体材 料或者由金属材料、例如诸如掺杂的GaN的III族氮化物材料制成的另 一层101来完全地填充凹进。在层101为金属的情况下，肖特基势垒 将位于层101、102之间，并且层101因而成为阳极的一部分。如图6 所示，在层101为半导体层的情况下，肖特基势垒可以通过在层101 的暴露表面上沉积具有适合于形成阳极的形状和大小的金属层来得 到。该金属层可以例如与栅层60相同，并且在凹进上方被构图成阳极 104。

在层101由半导体材料制成的情况下，层102可以由相同类型但 掺杂剂浓度不同的材料制成。例如，传导层101和半导体层102可以 都由例如通过外延再生长得到的n型掺杂GaN制成，与半导体层101(表 示为N-)相比，传导层102具有较高(N+)的浓度。例如，下层可以具有 比顶层101中的浓度高几个数量级的浓度。已发现合适的值是在下层 102中为10¹⁹Cm^-3的掺杂浓度，并且在顶层101中为10¹⁶Cm^-3的掺杂浓 度。层102和101的掺杂浓度确定肖特基二极管的垂直击穿电压和电 流电阻。例如，可以得到600V或以上、例如高达1500V的击穿电压以 及几毫欧姆或以下的电流电阻。

参照图8，示出了半导体结构的示例的等效电路。如图所示，该 等效电路包括与二极管100串联连接的功率晶体管200。更具体地，二 极管的阴极连接至功率晶体管的源极。功率晶体管100的漏极可以例 如接地或者连接至正电势，而源极可以例如连接至负电势或接地。如 图7所示，电感L1可以并联连接至二极管、功率晶体管的源极。二极 管100然后可以被用作反激二极管(flyback diode)，其抑制当功率晶体 管200被关断时由电感引起的反激电流，即，中断流过功率晶体管200 的电流。将明显的是，半导体结构也可以用于其他应用中，并且示出 的电流只是示例。例如通过在同一集成电路封装中提供电感L1和半导 体结构或者通过在同一管芯上提供电感L1和半导体结构，可以例如将 电路实现为集成电路。

在图3-6的示例中，第二电源端子可以是晶体管的源极，且第一 电源端子可以是漏极，并且如以上所解释的，第二电源端子7和栅极6 之间的距离可以小于第一电源端子5和栅极6之间的距离。

参照图7和9，可替选地，第一电源端子5可以为源极，而第二 电源端子7可以为漏极。第一电源端子5和栅极6之间的距离A于是 可以小于第二电源端子7和栅极6之间的距离B。栅极结构6和第一电 源端子5之间的距离可以例如为10微米或以下，诸如大约2微米或以 下，并且栅极结构6和第二电源端子7、例如本示例中功率晶体管的源 极之间的距离，可以大于10微米，例如15微米或以上。然后栅极结 构6和第一电源端子5之间的电压差可以为30V或以下，例如10V或 以下，而栅极结构6和第二电源端子7之间的电压差可以为几百伏， 例如1500V或以下，诸如600V或以下。

如图所示，在第二电源端子形成漏极的情况下，肖特基二极管100 的阳极可以电连接至源极，即第一电源端子5。由此，肖特基二极管 100可以被用作箝位二极管，其箝位功率晶体管200的源极和漏极。例 如，可以提供将阳极层连接至第一电源端子5的传导路径，例如金属 线。传导路径可以例如被提供为沉积在电介质层10上的构图的层50， 其在第一电源端子5和阳极104之间延伸并与其直接接触。

参照图9，示出了图7的示例的等效电路。如图所示，该等效电 路包括与二极管100并联连接的功率晶体管200。更具体地，二极管的 阴极连接至功率晶体管的漏极，且阳极连接至源极。功率晶体管100 的漏极可以例如连接至正电势，而源极可以例如接地。然后可以将二 极管100用作箝位二极管，以在功率晶体管200被关断时排除任何电 压/电流涌，即，中断流过功率晶体管200的电流。

在前面的说明书中，参照本发明的实施例的具体示例描述了本发 明。然而，将显而易见的是，在不脱离如所附的权利要求书中所阐明 的本发明的较广泛的精神和范围的情况下，可以在其中做出各种修改 和变化。例如，晶体管可以是包括一个或多个晶体管的集成电路的一 部分。而且，虽然图中示出了横截面图，但将明显的是，晶体管可以 例如具有圆形、六边形或者矩形形状。而且，例如，衬底隔离也可以 利用pn结隔离来进行。

例如，这里所描述的半导体衬底可以是任何半导体材料或者这些 材料的组合，例如碳化硅、砷化镓、锗化硅、绝缘体上硅(SOI)、硅、 单晶硅等及其组合。

此外，描述和权利要求中的术语“前”、“后”、“顶”、“底”、 “之上”、“之下”等，如果有，则用于描述性目的而并非是用于描 述永久的相对位置。予以理解的是，这样使用的术语在适当的环境下 是可互换的，使得例如在这里所描述的本发明的实施例例如能够以除 了这里示出或者另外描述的以外的其他取向上操作。

如这里所讨论的连接可以是适合于例如经由中间器件而自或向各 节点、单元或器件传送信号的任何类型的连接。因此，除非另外暗示 或声明，否则这些连接可以例如是直接连接或者间接连接。

虽然在示例中描述了电势的具体传导性类型或极性，但将理解的 是，电势的传导性类型和极性是可以颠倒的。

然而，其他修改、变化和替代也是可能的。因此，说明书和附图 应当被认为是示例性的而非限制性的。在权利要求书中，括号内的任 何参考符号都不该被解释为对权利要求的限定。词语“包括”并未排 除存在除权利要求中列出的以外的其他元件或步骤。此外，词语“一” 和“一个”也不该被解释为限定为“只有一个”，而是用以意指“至 少一个”，并且并不排除多个。在互不相同的权利要求中记载了某些 措施仅这一事实并未表明这些措施的组合不能用以获利。