用于管理错误区域的存储器装置及方法

摘要

本发明描述包含存储器裸片堆叠及逻辑裸片的存储器装置及方法。所描述的方法及装置包含实现重新分割所述存储器裸片堆叠及将新的分区存储于存储器映射中的那些方法及装置。以选定配置进行重新分割允许移除存储器的若干部分使其不再使用而不影响所述存储器装置的其余部分。还揭示额外装置、系统及方法。

说明书

相关申请案交叉参考

本专利申请案主张2009年1月23日提出申请的第12/359,014号美国申请案的优先 权权益，所述美国申请案以引用的方式并入本文中。

技术领域

本文中所描述的各种实施例涉及与半导体存储器相关联的设备、系统及方法。

背景技术

微处理器技术已以比半导体存储器技术的速率快的速率演变。因此，现代主机处理 器与半导体存储器子系统之间通常存在性能的不匹配，所述处理器配接到所述半导体存 储器子系统以接收指令及数据。举例来说，据估计，一些高端服务器闲置四分之三时钟 来等待对存储器请求的响应。

另外，随着处理器核心及线程的数目继续增加，软件应用程序及操作系统技术的演 变已增加了对较高密度存储器子系统的需求。然而，当前技术的存储器子系统通常表示 性能与密度之间的折衷。较高带宽可限制在不超过联合电子装置工程委员会(JEDEC) 电气规范的情况下可连接于系统中的存储器卡或存储器模块的数目。

已提出对JEDEC接口标准(例如，双倍数据速率(DDR)同步动态随机存取存储 器(SDRAM))的扩展，但关于未来所预期存储器带宽及密度通常可发现其不足。缺 点包含缺少存储器功率优化及主机处理器与存储器子系统之间的接口的唯一性。随着处 理器及/或存储器技术的改变，后一缺点可导致对重新设计所述接口的需要。

附图说明

图1展示根据本发明的实施例的存储器系统的框图。

图2展示根据本发明的实施例的具有逻辑裸片的堆叠式裸片3D存储器的剖切概念 图。

图3展示根据本发明的实施例的存储器库控制器及相关联模块的框图。

图4展示根据本发明的实施例的操作存储器装置的方法的流程图。

图5展示根据本发明的实施例的制作存储器装置的方法的流程图。

图6展示根据本发明的实施例的信息处置系统的框图。

具体实施方式

在本发明的以下详细说明中，参考形成本发明的一部分且其中以图解说明方式展示 其中可实践本发明的特定实施例的附图。充分详细地描述这些实施例旨在使所属领域的 技术人员能够实践本发明。可利用其它实施例且可做出结构、逻辑及电改变。

图1包含根据本发明的各种实例性实施例的存储器装置100的框图。存储器装置100 操作以在一个或一个以上始发装置及/或目的地装置(例如，一个或一个以上处理器)与 堆叠式阵列存储器“库”110集合之间大致同时传送多个传出及/或传入命令流、地址流 及/或数据流。可产生增加的存储器系统密度、带宽、平行性及可缩放性。

多裸片存储器阵列实施例聚合在先前设计中通常位于每一个别存储器阵列裸片上 的控制逻辑。在本发明中称为存储器库的堆叠式裸片群组的子区段展示为图1中的实例 性库110且展示为图2中的实例性库230。在所图解说明的实例中所展示的存储器库共 享共用控制逻辑。存储器库架构战略性地分割存储器控制逻辑以增加能量效率同时提供 已通电存储器组的较细粒度。所展示的实施例还实现标准化的主机处理器到存储器系统 接口。随着存储器技术演变，所述标准化接口可减少重新设计循环次数。

图2是根据各种实例性实施例与逻辑裸片202堆叠在一起以形成存储器装置100的 堆叠式裸片3D存储器阵列200的剖切概念图。存储器装置100并入有产生堆叠式裸片 3D存储器阵列200的一个或一个以上存储器阵列203堆叠。将多个存储器阵列(例如， 存储器阵列203)制作到多个裸片中的每一者(例如，裸片204)上。接着堆叠所述存 储器阵列裸片以形成堆叠式裸片3D存储器阵列200。

将所述堆叠中的每一裸片划分成多个“瓦片”(例如，与堆叠式裸片204相关联的 瓦片205A、205B及205C)。每一瓦片(例如，瓦片205C)可包含一个或一个以上存 储器阵列203。存储器阵列203并不限于任一特定存储器技术且可包含动态随机存取存 储器(DRAM)、静态随机存取存储器(SRAM)、快闪存储器等。

堆叠式存储器阵列瓦片集合208可包含来自所述堆叠式裸片中的每一者的单个瓦片 (例如，瓦片212B、212C及212D，其中基底瓦片在图1中被隐藏而看不到)。电力、 地址及/或数据以及类似共用信号可沿“Z”维度220在传导路径(例如，传导路径224) (例如，“穿晶片互连件”(TWI))上横越堆叠式瓦片集合208。注意，TWI未必需 要完全穿过特定晶片或裸片。

将一种配置中的堆叠式裸片3D存储器阵列200分割成存储器“库”(例如，存储 器库230)集合。每一存储器库包含一堆叠式瓦片集合(例如，瓦片集合208)、来自 多个堆叠式裸片中的每一者的一个瓦片连同用以电互连瓦片集合208的TWI集合。所述 库中的每一瓦片包含一个或一个以上存储器阵列(例如，存储器阵列240)。虽然描述 分割成个别库230，但也可以若干种其它方式分割3D存储器阵列200。其它实例性分割 包含按裸片、瓦片等分割。

在图1中于存储器装置100内的背景下图解说明存储器库集合102(所述存储器库 类似于来自图2的存储器库230)。存储器装置100还包含多个存储器库控制器(MVC) 104(例如，MVC 106)。每一MVC以一对一关系通信地耦合到对应存储器库(例如， 集合102的存储器库110)。因此，每一MVC能够独立于其它MVC与其相应存储器库 之间的通信而与对应存储器库通信。

存储器装置100还包含多个可配置串行化通信链路接口(SCLI)112。SCLI 112被 划分成SCLI传出群组113及SCLI传入群组115，其中“传出”及“传入”方向是从处 理器114的角度界定的。多个SCLI 112中的每一SCLI能够与其它SCLI同时操作。SCLI  112共同将多个MVC 104通信地耦合到一个或一个以上主机处理器114。存储器装置100 呈现到主机处理器114的多链路高吞吐量接口。

存储器装置100还可包含开关116。在一些实施例中，开关116可包括矩阵开关， 其还可称为交叉连接开关。开关116通信地耦合到多个SCLI 112且耦合到多个MVC  104。开关116能够将每一SCLI交叉连接到选定MVC。因此，主机处理器114可跨越 多个SCLI 112以大致同时的方式存取多个存储器库102。此架构可为现代处理器技术(包 含多核技术)提供高处理器到存储器带宽。

存储器装置100还可包含耦合到开关116的存储器组构控制寄存器117。存储器组 构控制寄存器117接受来自配置源的存储器组构配置参数且配置存储器装置100的一个 或一个以上组件以根据可选择模式操作。举例来说，开关116及多个存储器库102以及 多个MVC 104中的每一者通常可经配置以响应于单独存储器请求而独立于彼此地操作。 此配置可由于SCLI 112与存储器库102之间的平行性而增强存储器系统带宽。

或者，存储器装置100可经由存储器组构控制寄存器117重新配置以致使多个存储 器库102中的两者或两者以上的子集及对应MVC子集响应于单个请求而同步操作。后 一配置可用于存取比与单个库相关联的数据字的宽度宽的数据字。此字在本文中称为宽 数据字。此技术可降低等待时间。可通过将选定位型式加载到存储器组构控制寄存器117 中来实现其它配置。

在一个实例中，传出SCLI 113可包含多个传出差分对串行路径(DPSP)128。DPSP  128通信地耦合到主机处理器114且可共同地输送传出包。传出SCLI 113还可包含耦合 到多个传出DPSP 128的解串行化器130。传出SCLI还可包含通信地耦合到解串行化器 130的多路分用器138。在一个实施例中，DSPS、解串行化器及多路分用器的配置促进 数据包或子包的有效传送。类似于传出SLCI，在一个实施例中，传入SCLI以及DSPS、 串行化器及多路复用器的类似配置促进数据包或子包的有效传送。

图3是根据各种实例性实施例的MVC(例如，MVC 106)及相关联模块的框图。 MVC 106可包含可编程库控制逻辑(PVCL)组件310。PVCL 310将MVC 106介接到 对应存储器库(例如，存储器库110)。PVCL 310产生与对应存储器库110相关联的一 个或一个以上控制信号及/或定时信号。

PVCL 310可经配置以将MVC 106调适到选定配置或选定技术的存储器库110。因 此，举例来说，最初可使用当前可用的DDR2DRAM配置存储器装置100。随后可调适 存储器装置100以通过将PVCL 310重新配置为包含DDR3组控制与定时逻辑来适应基 于DDR3的存储器库技术。

MVC 106还可包含通信地耦合到PVCL 310的存储器定序器314。存储器定序器314 基于用于实施相关联存储器库110的技术来执行存储器技术相依操作集合。举例来说， 存储器定序器314可执行与对应存储器库110相关联的命令解码操作、存储器地址多路 复用操作、存储器地址多路分用操作、存储器刷新操作、存储器库训练操作及/或存储器 库预取操作。在一些实施例中，存储器定序器314可包括DRAM定序器。在一些实施 例中，存储器刷新操作可始发于单独刷新控制器(未展示)中。

存储器定序器314可经配置以将存储器装置100调适到选定配置或技术的存储器库 110。举例来说，存储器定序器314可经配置以与同存储器装置100相关联的其它存储 器定序器同步地操作。此配置可用于响应于单个高速缓存线请求而将宽数据字从多个存 储器库递送到与主机处理器114相关联的高速缓存线(未展示)。

MVC 106还可包含写入缓冲器316。写入缓冲器316可耦合到PVCL 310以缓冲从 主机处理器114抵达MVC 106的数据。MVC 106可进一步包含读取缓冲器317。读取 缓冲器317可耦合到PVCL 310以缓冲从对应存储器库110抵达MVC 106的数据。

MVC 106还可包含无序请求队列318。无序请求队列318建立对包含于存储器库110 中的多个存储器组的有序读取及/或写入操作序列。选择所述有序序列以避免对任一单个 存储器组的顺序操作以减少组冲突且降低读取到写入周转时间。

MVC 106还可包含存储器映射逻辑(MML)组件324。MML 324管理若干个操作， 例如使用TWI修复逻辑328的TWI修复操作或其它修复操作。在一个实例中，MML 324 针对3D存储器阵列200的多个部分追踪多个错误数据。下文更详细地论述错误数据的 使用。可使用MML 324来追踪若干个不同部分的错误率。在一个实例中，针对每一裸 片204追踪错误数据。其它实例包含针对每一瓦片205、每一阵列203等追踪错误数据。

在一个实例中，所追踪的部分是动态的。举例来说，在裸片204具有超过阈值的错 误率的情况下，可选择裸片204的一部分进行追踪。在另一实例中，在错误率低于一部 分(例如，瓦片)的阈值错误率的情况下，MVEL可仅针对包含所述瓦片的库追踪错误 率。在一个实例中，针对3D存储器阵列200的一部分的所追踪错误率信息用于调整(例 如，改变)选定部分的刷新速率。

图3展示包含存储器映射315的实施例。存储器映射315与MML 324交互、保持 追踪3D存储器阵列200的各个部分且存储与所追踪部分相关联的特性(例如错误数据)。 实例包含针对个别裸片204、库230、瓦片205或3D存储器阵列200内的若干个存储器 单元的其它分组追踪错误数据。在一个实例中，存储器映射315同时针对一个以上部分 保持追踪此信息。在一个实例中，每一MVC 106包含单独存储器映射315，但本发明并 不受如此限制。其它实施例包含位于逻辑芯片202上的单个存储器映射315或其它数目 个存储器映射315以服务于3D存储器阵列200。

虽然将错误数据论述为由存储器装置100追踪并使用的特性，但本发明并不受如此 限制。在各种实施例中还追踪每一部分所特有的其它特性。其它特性可包含(但不限于) 温度、断电状态及刷新速率。

如上文所论述，在一个实施例中，所追踪的错误数据包含对应于3D存储器阵列200 的个别部分的错误率。其它错误数据(例如错误类型或积累错误)也是可能的错误数据。 错误类型包含可使用错误校正码(ECC)校正的错误及例如有故障穿晶片互连件的硬错 误。在一个实施例中，将错误率与阈值错误率进行比较。在一个实施例中，在超过阈值 错误率的情况下，将存储器部分视为需要校正动作。校正动作可包含若干个方法，包含 实施错误校正算法或移除坏的区域使其不再操作。下文更详细地论述使用3D存储器阵 列200的重新分割的校正动作。

在一个实例中，收集错误数据一次，且将校正动作实施为静态校正。举例来说，可 在通电操作期间评估存储器装置100一次，且收集3D存储器阵列200的各个部分的错 误数据一次。产生(例如，创建)存储器映射315，且移除具有超过阈值水平的错误的 存储器部分使其不再操作。接着，MML 324使用存储器映射315来将3D存储器阵列200 从在通电之前已存在的第一分割状态重新分割为移除坏的存储器部分使其不再操作的 第二分割状态。

在另一实例中，仅在制造之后收集错误数据一次，且产生存储器映射315以移除因 制造错误所致的任何有缺陷存储器部分。制造合格率错误的实例包含有故障通孔、TWI、 其它光刻缺陷等。其它错误可因硅的变化或产生具有比正常高的错误率的起作用部分的 处理所致。在一些实施例中，在首先使用ECC校正错误接着将数据移动到3D存储器阵 列200的以至少正常性能起作用的一部分之后，移除以比正常低的性能起作用的此些部 分使其不再操作。在移动数据之后，接着移除3D存储器阵列200的具有不可接受错误 率的部分使其不在存储器映射315中使用，且重新分割3D存储器阵列200。

在一个实例中，在存储器装置100的操作期间动态地收集错误数据，且响应于改变 错误数据而动态地实施校正动作。动态地改变3D存储器阵列200的条件可出于若干个 原因，包含导体的电迁移、随时间的热损坏等。在动态实施例中，当个别存储器部分的 条件改变时，更新存储器映射315，且视需要由MML 324实施校正动作。类似于上文所 描述的实施例，校正动作包含移动数据、移除有故障存储器部分及重新分割3D存储器 阵列200。

图4图解说明包含3D存储器阵列200的动态重新分割的操作存储器的方法。在操 作410中，从存储器裸片堆叠的若干个不同第一分区收集错误数据。第一分区可对应于 所列举的存储器部分(例如库110、瓦片205等)中的一些部分，然而本发明并不受如 此限制。错误数据可包含仅指示第一分区不起作用，或错误数据可包含第一分区的错误 率。如上文所论述，还可能有其它类型的错误数据。

在操作420中，使用在操作410中所收集的错误数据在本地附接的逻辑裸片(例如 逻辑裸片202)内产生(例如，创建)存储器映射315。在操作430中，在错误数据超 过阈值的情况下，在存储器装置100的操作期间改变存储器映射315以重新分割存储器 裸片堆叠从而形成若干个第二分区。

上文所描述的实施例论述移除不起作用的分区使其不再操作。其它实施例挽救分区 中仍起作用的部分。在一个实施例中，组合第一分区中仍起作用的部分以形成第二分区。 举例来说，在TWI于存储器库110中发生故障的情况下，库110的下部部分可保持起作 用。可组合并重新分割此些库110的两个或两个以上下部部分以在第二分区中用作整个 库。在此实例中，可使两个或两个以上存储器定序器314同步以作为单个库操作。

在一个实施例中，3D存储器阵列200制作有备用存储器部分。备用存储器部分的 实例包含备用存储器裸片204、备用存储器库110、备用存储器瓦片205等。在一个实 例中，备用存储器区域在第一分割中被分割为若干备用区，且如此记录于存储器映射315 中。在静态重新分割存储器实例中，在通电时或在制造之后，在3D存储器阵列200的 “主要”部分(与备用部分相对)是坏的且移除所述部分使其不再使用的情况下，将一 个或一个以上备用存储器部分映射到在重新分割过程中使用。同样地，在动态重新分割 存储器实例中，在存储器操作期间，一旦一存储器部分满足移除准则(例如错误率超过 阈值)，便将弥补差所必需的一定量备用存储器部分映射到使用中，且将3D存储器阵 列200重新分割为包含所述备用区。

在一个实例中，在重新分割之后，可能不存在足够的备用存储器部分来使3D存储 器阵列200恢复高达特定存储器容量。举例来说，3D存储器阵列200可最终短缺一个 或一个以上库110。在不具有备用存储器部分的其它实施例中，任何重新分割均将导致 比制造中所设计的存储器容量小的存储器容量。

图5图解说明根据可用带宽在制造之后将存储器分类的制造过程。在操作510中， 形成若干个存储器裸片堆叠，且在操作520中，将逻辑裸片与所述存储器裸片堆叠堆叠 在一起。以第一分割结构制造每一存储器裸片堆叠。接着在操作530中通过从所述存储 器裸片堆叠的不同存储器部分收集(例如，采集、产生等)错误数据来评估每一存储器 裸片堆叠。在操作540中，重新分割每一存储器裸片堆叠以移除具有未满足标准的错误 数据的存储器部分使其不再操作。如上文的实例中所论述，在存储器裸片堆叠的一部分 完全不起作用的情况下，错误数据可能未满足标准。在其它实例中，在错误率超过存储 器裸片堆叠的一部分的阈值错误率的情况下，错误数据可能未满足标准。

在操作550中，根据通过所述存储器裸片堆叠中的每一者的剩余存储器容量所确定 的可用带宽将所述存储器裸片堆叠分类。如上文所论述，在不具有备用存储器部分的实 施例中，移除堆叠的一部分可导致相同的读取带宽，但写入带宽稍微缩减。即使在具有 备用存储器部分的实施例中，也可超过备用部分，且所得堆叠可具有缩减的带宽。

根据可用带宽将存储器裸片堆叠分类类似于在制造之后通过所示范的速度将处理 器分类。可接着将存储器裸片堆叠与仅需要特定经分类存储器带宽的计算系统相匹配。 举例来说，可以选定处理器速度及选定存储器带宽售卖个人计算机。与取决于处理器速 度及存储器带宽两者相比，所得组合将基于用户提供计算速度。

此方法使得制造合格率对于存储器制造商来说根本不成问题。如上文实施例中所描 述的存储器装置100无需完美，且由于例如所附接逻辑芯片及存储器映射的特征，大百 分比的操作存储器带宽仍可用且可如此售卖给最终用户。使存储器映射315本地存储于 存储器装置100上本地安装的逻辑芯片202内允许存储器装置100优化与处理器114无 关的存储器操作。

各种实施例的设备及系统可用于除高密度多链路、高吞吐量半导体存储器子系统以 外的应用中。因此，本发明的各种实施例将不受如此限制。对存储器装置100的图解说 明打算提供对各种实施例的结构的一般理解。所述图解说明并非打算用作对可利用本文 中所描述结构的设备及系统的所有元件及特征的完全说明。

各种实施例的新颖设备及系统可包括用于计算机、通信及信号处理电路、单处理器 或多处理器模块、单个或多个嵌入式处理器、多核处理器、数据交换机及其它信息处置 系统中的电子电路或并入到其中。

此些系统的实例包含(但不限于)电视、蜂窝式电话、个人数据助理(PDA)、个 人计算机(例如，膝上型计算机、桌上型计算机、手持式计算机、平板计算机等)、工 作站、无线电、视频播放器、音频播放器(例如，MP3(动画专家组音频层3)播放器)、 车辆、医用装置(例如，心脏监测器、血压监测器等)、机顶盒及其它电子系统。

在图6中包含个人计算机的高级实例以展示本发明的较高级装置应用。图6是根据 本发明的实施例的并入有至少一个存储器装置606的信息处置系统600的框图。

在此实例中，信息处置系统600包括数据处理系统，所述数据处理系统包含用以耦 合所述系统的各种组件的系统总线602。系统总线602在信息处置系统600的各种组件 当中提供通信链路且可实施为单个总线、实施为总线组合或以任一其它适合方式实施。

芯片组合件604耦合到系统总线602。芯片组合件504可包含任一电路或若干电路 的操作兼容组合。在一个实施例中，芯片组合件604包含可为任一类型的处理器608或 多个处理器。如本文中所使用，“处理器”意指任一类型的计算电路，例如(但不限于) 微处理器、微控制器、图形处理器、数字信号处理器(DSP)或任一其它类型的处理器 或处理电路。如本文中所使用，“处理器”包含多个处理器或多个处理器核心。

在一个实施例中，存储器装置606包含于芯片组合件604中。所属领域的技术人员 将认识到，各种存储器装置配置可用于芯片组合件604中。在上文实施例中描述在操作 期间不断刷新的存储器装置(例如，DRAM)。DRAM装置的一个实例包含具有如上文 实施例中所描述的集成式逻辑芯片的堆叠式存储器芯片3D存储器装置。存储器606还 可包含非易失性存储器(例如，快闪存储器)。

信息处置系统600还可包含外部存储器611，所述外部存储器又可包含适于特定应 用的一个或一个以上存储器元件，例如，一个或一个以上硬驱动器612及/或处置可装卸 媒体613(例如，快闪存储器驱动器、光盘(CD)、数字视频盘(DVD)及类似物)的 一个或一个以上驱动器。

信息处置系统600还可包含显示装置609(例如，监视器)、额外外围组件610(例 如，扬声器等)及键盘及/或控制器614，其可包含鼠标、轨迹球、游戏控制器、话音辨 识装置或准许系统用户将信息输入到信息处置系统600中及从信息处置系统600接收信 息的任一其它装置。

尽管描述了本发明的若干个实施例，但以上列表并非打算为穷尽性。虽然本文中已 图解说明及描述了特定实施例，但所属领域的技术人员将了解，旨在实现相同目的的任 何布置均可替代所展示的特定实施例。本申请案打算涵盖对本发明的任何修改或变型。 应理解，以上说明打算为说明性而非限制性。在审阅以上说明之后，所属领域的技术人 员将即刻明了以上实施例的组合及其它实施例。