一种简易单总线接口转换电路及其应用的数据采集系统

摘要

本发明公开了一种简易单总线接口转换电路，通过至少两个三态缓冲器对发送数据进行驱动，增强了传输能力，同时单总线端通过一下拉电阻接地，提高了发送数据的抗干扰能力。同时，采用缓冲器对输入到逻辑与门数据输入端的输入数据进行放大后，通过并联的输出电阻和电容输出逻辑与门的串联的两个输入电阻的串联点上，这样对输入数据进行正向放大，增强了逻辑与门数据输入端输入数据的信号强度，数据接收稳定性得到了提高。此外，采用微处理器对发送和接收数据进行控制，在发送数据时，关闭了逻辑与门，不接收输入数据，避免了发送数据对微处理器接收端的影响，同时，也避免了现有技术中，发送数据时，微处理器接收端出现毛刺，降低通信可靠性的情况。

说明书

技术领域

本发明属于接口电路技术领域，更为具体地讲，涉及一种简易单总线接口转 换电路及其应用的数据采集系统。

背景技术

多数微处理器内部带有通用异步收发器，其硬件上通常有两根通信线，一根 为接收线，一根为发送线。但在某些应用场合，特别是对于通信距离及通信速 率要求不高、但空间要求极为苛刻、无法设计带三态门等收发接口电路的应用 场合，只能设计成一根通信线。单总线接口对于通信距离及通信速率要求不高 的应用场合，不仅安装方便，而且降低布线成本。

现有的通用异步收发接口到单总线接口的转换电路通常由一个PNP三极管 和一个NPN三极管构成，虽然电路简单，但存在使用不灵活，通信可靠性及工 作效率低等不足。

作为改进，在2010年03月07日公布、公开号为CN 101674074A，发明名 称为“一种自适应电平的单总线接口转换电路”的中国发明专利申请公布说明 书中公布了一种单总线接口转换电路，采用四个与非门分两组串联构成发送和 接收转换电路，在每一与非门的输出端用上拉电阻进行电平转换。同时，将微 处理器发送通信线接入到接收转换电路输出与非门(U2A)的一个输入端(2脚)， 其他三个与非门的输入都是连在一起的，相当与非门，这样，在微处理器发送 信号为高电平时，接收转换电路输出与非门(U2A)的另一个输入端(1脚)反 馈来的信号为低电平，这样与非后输出为高电平，而在微处理器发送信号为低 电平时，接收转换电路输出与非门(U2A)的一个输入端(2脚)为低电平，这 样与非后输出为高电平，即微处理器输出信号时，接口转换电路的输出，即微 处理器的接收端RXD时钟为高电平，避免微处理器对接收本机发送的数据进行 多余的判断及处理而降低通信的可靠性及微处理器的工作效率。

但在上述单总线接口转换电路中，采用与非门输出来驱动向单总线上发送数 据，驱动能力不强，使得单总线的传输距离较小，传输能力低；采用与非门直 接接收来自单总线的数据，容易受到干扰，数据接收稳定性差，此外，尽管理 论上发送信号是，不会在微处理器的接收端RXD产生低电平的中断信号，但是 由于有三级与非门的延时存在，在微处理器输出信号由低到高时，输出与非门 (U2A)的两个端将都是高电平，这样会出现与非门(U2A)输出为低电平的毛 刺，微处理器的接收端RXD会产生低电平的中断信号，反而降低了通信的可靠 性。

发明内容

本发明的目的在于克服现有技术的不足，提供一种传输能力强、数据接收稳 定性高、通信可靠性强的简易单总线接口转换电路。

为实现上述发明目的，本发明的一种简易单总线接口转换电路，包括：

至少两个三态缓冲器，其输入端均接微处理器的数据发送端，输出端分别通 过一输出电阻输出到单总线端上，单总线端通过一下拉电阻接地；

一反相器，其输入端接微处理器的收发方向控制端，输出端分别接到所述的 至少两个三态缓冲器各自的使能端；

一逻辑与门，其输出端连接到微处理器的数据接收端，一个输入端作为控制 端接微处理器的收发方向控制端，另一个输入端作为数据输入端通过串联的两 个输入电阻接到单总线端；

一缓冲器，其输入端接到逻辑与门的输入端，输出端通过并联的输出电阻和 电容接到逻辑与门的串联的两个输入电阻的串联点上；

微处理器发送数据时，其收发方向控制端输出低电平，在反相器中反相后输 出高电平，使能所述的至少两个三态缓冲器，发送数据在所述的至少两个三态 缓冲器进行驱动后，经各自的输出电阻输出到单总线端；同时，逻辑与门的数 据输入端为低电平，关闭逻辑与门，其输出始终为低电平，不接收输入数据；

微处理器接收数据时，其收发方向控制端输出高电平，在反相器中反相后输 出低电平，所述的至少两个三态缓冲器不使能，不输出；同时，逻辑与门的控 制端为高电平，开启逻辑与门，来自单总线端的输入数据通过串联的两个输入 电阻、逻辑与门输出到微处理器的数据接收端，此外，输入到逻辑与门数据输 入端的输入数据通过缓冲器进行放大后通过并联的输出电阻和电容输出逻辑与 门的串联的两个输入电阻的串联点上。

本发明的发明目的是这样实现的：

本发明简易单总线接口转换电路通过至少两个三态缓冲器对发送数据进行 驱动，增强了传输能力，同时单总线端通过一下拉电阻接地，提高了发送数据 的抗干扰能力。同时，采用缓冲器对输入到逻辑与门数据输入端的输入数据进 行放大后，通过并联的输出电阻和电容输出逻辑与门的串联的两个输入电阻的 串联点上，这样对输入数据进行正向放大，增强了逻辑与门数据输入端输入数 据的信号强度，数据接收稳定性得到了提高。此外，采用微处理器对发送和接 收数据进行控制，在发送数据时，关闭了逻辑与门，不接收输入数据，避免了 发送数据对微处理器接收端的影响，同时，也避免了现有技术中，发送数据时， 微处理器接收端出现毛刺，降低通信可靠性的情况。

附图说明

图1是应用本发明简易单总线接口转换电路的数据采集系统的一种具体实施 方式原理图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更 好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设 计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

实施例

图1是应用本发明简易单总线接口转换电路的数据采集系统的一种具体实施 方式原理图。

如图1所示，在本实施例中，简易单总线接口转换电路，包括：

两个三态缓冲器，即三态缓冲器1、三态缓冲器2，它们输入端均接PIC微 处理器的数据发送端SDATA_OUT，输出端SDATA_OUT1、SDATA_OUT2分 别通过输出电阻R2、R3输出到单总线端SDATA上，单总线端SDATA通过一 下拉电阻R1接地；

反相器，其输入端接微处理器的收发方向控制端DIR，输出端分别接到三态 缓冲器1、三态缓冲器2各自的使能端ENB；

逻辑与门，其输出端连接到微处理器的数据接收端SDATA_IN，一个输入端 作为控制端接PIC微处理器的收发方向控制端，另一个输入端作为数据输入端 SDATA_IN1通过串联的两个输入电阻R6、R4接到单总线端SDATA；

一缓冲器，其输入端接到逻辑与门的数据输入端SDATA_IN1，正反馈输出 端SDATA_FB通过并联的输出电阻R5和电容C1接到逻辑与门的串联的两个 输入电阻R6、R4的串联点上，其中，电容C1对输入数据电平反转速度度加快， 对边沿起到整形作用。

在本实施例中，三态缓冲器1、2、反相器、逻辑与门以及缓冲器采用CPLD 内部逻辑单元设计。

在本实施例中，本发明简易单总线接口转换电路应用于数据采集系统中，对 其中的PIC微处理器进行收发端SDATA_IN、SDATA_OUT，到单总线端SDATA 的转换，单总线端SDATA接到数据采集系统的上位机上。

在初始状态下，数据采集系统中的PIC微处理器将收发方向控制端DIR预 设为高电平，中断使能打开，即为接收数据状态。当通过本发明的简易单总线 接口转换电路接收到上位机的命令数据后，数据采集系统开始执行命令，即进 行数据的采集。由于数据采集过程对定时要求非常精确，在执行数据采集命令 时，如果PIC微处理器执行中断处理将会破坏其控制时序从而导致采集过程错 误，因此在执行采集命令时将关闭PIC微处理器中断使能，使PIC微处理器不 接受中断，也即不接收上位机的命令。命令执行完后，开启PIC微处理器中断 使能，PIC微处理器将收发方向控制端DIR设为低电平，此时则开始向上位机 发送数据，并对所发送的数据量进行计数，通过对所发送数据进行计数来判断 发送过程的结束，当数据发送完成后，PIC微处理器又将收发方向控制端DIR 设为高电平，进入到初始状态，即接收数据状态。与简易单总线接口转换电路 的工作过程相对应，在初始状态下，上位机处于发送命令状态，待命令发送完 成后则处于接收数据状态，此时不再向数据采集系统发送命令，只有当接收完 数据采集系统的数据后才又处于发送命令状态。这样数据采集系统可以通过单 总线，实现上位机命令数据的发送和采集数据的接收，并且通信可靠性强。

当PIC微处理器接收来自上位机的数据时，即初始状态下，其收发方向控制 端DIR输出高电平，在反相器中反相后输出低电平，三态缓冲器1、三态缓冲 器2不使能，不输出；同时，逻辑与门的控制端为高电平，开启逻辑与门，来 自单总线端SDATA的输入数据通过串联的两个输入电阻R4、R6、逻辑与门输 出到PIC微处理器的数据接收端SDATA_IN，此外，输入到逻辑与门数据输入 端SDATA_IN1的输入数据通过缓冲器进行放大后通过并联的输出电阻R5和电 容C1输出逻辑与门的串联的两个输入电阻R6、R4的串联点上。这样对输入数 据进行正向放大，增强了逻辑与门数据输入端SDATA_IN1输入数据的信号强 度，数据接收稳定性得到了提高。

当PIC微处理器向上位机发送数据时，其收发方向控制端DIR输出低电平， 在反相器中反相后输出高电平，使能三态缓冲器1、三态缓冲器2，发送数据在 三态缓冲器1、三态缓冲器2进行驱动后，经输出电阻R2、R3输出到单总线端 SDATA；同时，逻辑与门的数据输入端SDATA_IN1为低电平，关闭逻辑与门， 其输出始终为低电平，不接收输入数据。利用两个三态缓冲器1、三态缓冲器2 同时输出同一发送数据信号的目的是增强发送数据信号的负载能力以及提高该 信号的抗干扰能力。输出端SDATA_OUT1及SDATA_OUT2各自连接的输出电 阻R2及输出电阻R3与单总线端SDATA连接的下拉电阻R1形成对输出端 SDATA_OUT1及SDATA_OUT2输出的发送数据信号的分压，从而在单总线端 SDATA得到一幅度值约为数据发送端SDATA_OUTS发送数据信号幅度值一 半，这有利于减小向上位机所发送数据的幅度进而减小对电路本身以及上位机 的干扰。

此外，采用微处理器对发送和接收数据进行控制，在发送数据时，关闭了逻 辑与门，不接收输入数据，避免了发送数据对微处理器接收端的影响，同时， 也避免了现有技术中，发送数据时，微处理器接收端出现毛刺，降低通信可靠 性的情况。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的 技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本 技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的 本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明 创造均在保护之列。