具有掩埋栅和掩埋位线的半导体器件及其制造方法

摘要

一种半导体器件，包括：在多个有源区的内部形成的多个第一沟槽；多个掩埋栅，被配置为部分地填充所述多个第一沟槽；多个第二沟槽，被形成为沿着与所述多个掩埋栅相交叉的方向延伸；以及多个掩埋位线，被配置为填充所述多个第二沟槽。

说明书

相关申请的交叉引用

本申请要求均提交于2009年10月30日的韩国专利申请No.10-2009-0104626和No.10-2009-0104641的优先权，本文通过引用包括这两个在先申请的全部内容。

技术领域

本发明的示例性实施例涉及一种半导体器件的制造方法，更具体而言，涉及一种具有掩埋栅和掩埋位线的半导体器件及其制造方法。

背景技术

近来，半导体器件的制造工艺正朝着集成度越来越高的方向发展。在各种用于保证半导体器件的稳定性和集成度的方法之中，有一种方法是使用掩埋栅。通过将栅掩埋在有源区的内部，可以显著地降低栅与位线之间的寄生电容。掩埋在有源区内部的栅被称为掩埋栅。利用掩埋栅，可以显著地提高存储器件的读出余量。

图1是现有的具有掩埋栅的半导体器件的截面图。

参照图1，半导体器件包括：半导体衬底11，所述半导体衬底11具有由隔离层12限定的有源区13；沟槽14，所述沟槽14是通过同时地刻蚀有源区13和隔离层12而形成的；掩埋栅16，所述掩埋栅16填充每个沟槽14的一部分；以及间隙填充层17，所述间隙填充层17填充掩埋栅16之上的沟槽14的其他部分。所述半导体器件还包括在掩埋栅16与沟槽14之间形成的栅绝缘层15。在有源区13中，位线18与存储节点接触19耦合。位线18通过位线接触孔18A与有源区13耦合。位线接触孔18A形成在第一层间电介质层20中，存储节点接触19穿过第二层间电介质层21和第一层间电介质层20与有源区13耦合。

根据图1所示的现有技术，在有源区13内部仅形成掩埋栅16，位线18通过位线接触孔18A与有源区13耦合。

然而，上述现有技术具有以下缺点。

其一，当为了高集成度而形成位线接触孔18A时，应该形成小尺寸的接触孔。在这种情况下，当接触孔形成得过小时，接触孔可能没被开放，这称为接触孔不开放现象。在这种情况下，可能无法执行掩模工艺。

其二，当形成位线18时，需要实施用来形成围绕位线18的氮化物间隔件18B的工艺，以防止在存储节点接触19与位线18之间发生短路。由于额外地执行了形成氮化物间隔件的工艺，因此可能使位线的截面积减小，从而使电阻增大。

其三，由于位线18位于有源区13的上部，因此当形成存储节点接触19的存储节点接触孔时，与有源区13相连接的部分可能会变得脆弱。

其四，位线18与位线接触孔18A的覆盖余量太小，使得位线18和位线接触孔18A可能会与相邻的存储节点接触桥接，从而极有可能发生存储节点接触的自对准接触失效。

发明内容

本发明的一个实施例涉及一种半导体器件及其制造方法，所述半导体器件可以降低位线的电阻并且防止位线与存储节点接触之间发生桥接。

本发明的另一个实施例涉及一种半导体器件及其制造方法，所述半导体器件可以在存储节点接触形成工艺期间保证工艺余量。

根据本发明的一个实施例，一种半导体器件可以包括：在多个有源区的内部形成的多个第一沟槽；多个掩埋栅，被配置为部分地填充所述多个第一沟槽的内部；多个第二沟槽，被形成为沿着与所述多个掩埋栅相交叉的方向延伸；以及多个掩埋位线，被配置为填充所述多个第二沟槽。

根据本发明的另一个实施例，一种制造半导体器件的方法可以包括以下步骤：形成多个掩埋栅，以填充多个有源区的内部；通过刻蚀所述多个掩埋栅之间的多个有源区来形成多个沟槽；以及形成多个掩埋位线，以填充所述多个沟槽。

根据本发明的又一个实施例，一种制造半导体器件的方法可以包括以下步骤：通过对限定有多个有源区的衬底进行刻蚀来形成多个第一沟槽；形成多个掩埋栅，以部分地填充所述多个第一沟槽的内部；在包括所述多个掩埋栅的衬底结构之上形成扩散阻挡层；在所述扩散阻挡层之上形成间隙填充层，以间隙填充所述多个掩埋栅的上部；通过顺序地刻蚀在所述多个掩埋栅之间的间隙填充层、扩散阻挡层和衬底来形成多个第二沟槽；以及形成多个掩埋位线，以填充所述多个第二沟槽。

根据本发明的又一个实施例，一种制造半导体器件的方法可以包括以下步骤：通过刻蚀衬底来形成多个第一沟槽；形成多个掩埋栅，以填充所述多个第一沟槽；通过沿着与所述多个掩埋栅相交叉的方向刻蚀衬底来形成多个第二沟槽；通过使所述多个第二沟槽沿着与所述多个掩埋栅平行的方向延伸来形成多个第三沟槽；以及形成多个掩埋位线，以填充所述多个第三沟槽和所述多个第二沟槽。

附图说明

图1是现有的具有掩埋栅的半导体器件的截面图。

图2是根据本发明的第一实施例而制造的半导体器件的截面图。

图3A至3H是说明本发明的第一实施例的半导体器件制造工艺的截面图。

图3I是根据本发明的第二实施例而形成的掩埋位线的截面图。

图4A和4B分别是本发明的第一实施例和第二实施例的半导体器件的布图。

图5是根据本发明的第三实施例而制造的半导体器件的截面图。

图6A至6L是说明本发明的第三实施例的半导体器件制造工艺的截面图。

图7A是根据本发明的第三实施例而制造的半导体器件的有源区的平面图。

图7B是根据本发明的第三实施例而制造的半导体器件的掩埋栅的平面图。

图7C是根据本发明的第三实施例而制造的半导体器件的第二沟槽的平面图。

图7D是根据本发明的第三实施例而制造的半导体器件的第三沟槽的平面图。

图7E是根据本发明的第三实施例而制造的半导体器件的掩埋位线的平面图。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例，以使得本说明书对于本领域技术人员而言是清楚且完整的，并且充分传达本发明的范围。在本说明书中，在本发明的各幅附图和各个实施例中，相同的附图标记表示相同的部分。

附图并非按比例绘制，并且在某些实例中，为了清楚图示实施例的特征，可能夸大了比例。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或衬底上的情况，还涉及在第一层与第二层之间或者在第一层与衬底之间存在第三层的情况。

图2是根据本发明的第一实施例而制造的半导体器件的截面图。

参照图2，半导体器件包括：在有源区34的内部形成的多个第一沟槽36；掩埋栅38，所述掩埋栅38填充每个第一沟槽36的内部的一部分；第二沟槽42，所述第二沟槽42形成在掩埋栅38之间的有源区34的内部；以及掩埋位线43A，所述掩埋位线43A填充第二沟槽42。所述半导体器件还包括在有源区34的两端形成并穿透层间电介质层44的存储节点接触45。

每个有源区34由衬底31之上的隔离层33限定，并且有源区34具有沿倾斜方向倾斜的岛状。通过浅沟槽隔离(STI)工艺形成填充隔离沟槽32的隔离层33。

掩埋栅38和掩埋位线43A被形成为彼此相交叉，并且掩埋栅38与掩埋位线43A的交叉点不是位于有源区34的上部，而是位于隔离层33的上部。

第二沟槽42具有比第一沟槽36浅的深度，并且第二沟槽42形成在比掩埋栅38的表面高的位置，以将掩埋位线43A与掩埋栅38隔离开。在第一沟槽36的表面上形成栅绝缘层37。在掩埋栅38的上部形成扩散阻挡层39和间隙填充层图案40A，其中所述掩埋栅38填充第一沟槽36的一部分。

掩埋位线43A包括金属材料，所述金属材料为氮化钛层、钨层或铜层。当使用铜层时，掩埋位线43A还可以包括防止铜扩散的扩散阻挡层，所述防止铜扩散的扩散阻挡层可以简称为铜扩散阻挡层。铜扩散阻挡层包括氮化物层。稍后将参照图3I描述具有铜扩散阻挡层的结构。

根据图2所示的结构，根据第一实施例的半导体器件包括掩埋栅38和掩埋位线43A。

图3A至3H是描述根据本发明的第一实施例的半导体器件制造工艺的截面图。

参照图3A，通过执行浅沟槽隔离(STI)工艺，在衬底31之上形成隔离层33。在此，通过将衬底刻蚀至预定的深度以形成隔离沟槽32并用诸如旋涂电介质(SOD)材料或高密度等离子体氧化物(HDP)的绝缘层将隔离沟槽32间隙填充来形成隔离层33。在用绝缘层对隔离沟槽32进行间隙填充之后，可以进行平坦化工艺，诸如化学机械抛光(CMP)。

通过形成的隔离层33，衬底31的其他区域被限定为有源区34。可以将有源区34布图为沿倾斜方向倾斜预定角度的岛状，以符合6F2下的高集成设计规则。

参照图3B，进行掩模和刻蚀工艺，以形成掩埋栅。例如，使用掩埋栅掩模(未示出)来形成硬掩模图案35。硬掩模图案35可以包括氧化物层或氮化物层。随后，使用硬掩模图案35作为刻蚀阻挡层来刻蚀衬底31，具体地，刻蚀有源区34。结果，形成具有预定深度的第一沟槽36，并且可以通过同时地刻蚀有源区34和隔离层33来形成第一沟槽36。

第一沟槽36是将会被填充有掩埋栅的沟槽。第一沟槽36的深度比填充有隔离层33的隔离沟槽32的深度浅。另外，第一沟槽36的深度可以比根据现有技术形成的沟槽的深度深，以与随后要形成的掩埋位线充分地隔离开。

参照图3C，在第一沟槽36的表面上形成栅绝缘层37之后，形成掩埋栅38，所述掩埋栅38填充第一沟槽36的一部分。

可以按照沉积栅导电层、执行CMP工艺和执行回刻蚀工艺这一顺序来实施形成掩埋栅38的方法。首先，在栅绝缘层37之上沉积栅导电层，以间隙填充第一沟槽36。栅导电层可以包括氮化钛(TiN)层、氮化钽(TaN)层或钨(W)层。例如，可以通过以下方式形成掩埋栅38：保形地沉积具有大的功函数的薄氮化钛(TiN)层或薄氮化钽(TaN)层，然后用钨层间隙填充以降低电阻。另外，可以通过层叠氮化钛(TiN)层和氮化钽(TaN)层或者顺序地层叠氮化钛(TiN)层、氮化钽(TaN)层和钨(W)层来形成掩埋栅38。在此，可以将氮化钛(TiN)层形成为具有约至约的厚度。随后，顺序地执行CMP工艺和回刻蚀工艺。掩埋栅38的上表面可以低于衬底31的表面。

参照图3D，去除硬掩模图案35，在包括掩埋栅38的衬底31之上形成扩散阻挡层39。扩散阻挡层39包括氮化物层。扩散阻挡层39防止用于形成掩埋栅38的金属材料发生扩散。

随后，在扩散阻挡层39之上形成间隙填充层40，所述间隙填充层40用于间隙填充掩埋栅38的上部。间隙填充层40包括氧化物层。利用氧化物层，可以降低掩埋栅38与随后要形成的掩埋位线之间的寄生电容。为了降低所述寄生电容，间隙填充层40可以是具有低介电常数(k)的氧化物层。

参照图3E，通过使用掩埋位线掩模41并在要与位线接触的区域中顺序地刻蚀间隙填充层40、扩散阻挡层39和衬底31，来形成第二沟槽42。具体而言，通过将相邻的掩埋栅38之间的有源区34刻蚀至预定深度来形成第二沟槽42，并且第二沟槽42的深度比第一沟槽36的深度浅。因此，第二沟槽42可以与掩埋栅38之间具有深度差D。换言之，第二沟槽42形成在比掩埋栅38的表面高的位置。

结果，与随后要形成的位线相接触的有源区34的高度因第二沟槽42而变低。

参照图3F，在去除掩埋位线掩模之后，在衬底结构之上沉积位线导电层43，以填充第二沟槽42。位线导电层43包括基于金属的材料，例如氮化钛或钨。另外，位线导电层43可以包括铜(Cu)。

参照图3G，通过CMP工艺形成掩埋位线43A，所述掩埋位线43A填充第二沟槽42的内部。将掩埋位线43A的深度控制为比掩埋栅38的深度浅。利用掩埋位线43A与掩埋栅38之间的高度差，防止了掩埋位线43A与掩埋栅38之间产生干扰和短路。

在CMP工艺期间，不仅对位线导电层43进行抛光，还对间隙填充层40进行抛光，并且使用扩散阻挡层39作为抛光停止层。结果，扩散阻挡层39和间隙填充层图案40A保留在掩埋栅38的上部。

根据本发明的该实施例，在形成位线时使用镶嵌工艺。具体而言，在形成第二沟槽42之后，通过形成填充第二沟槽42的内部的位线，来形成掩埋位线43A。结果，掩埋栅38和掩埋位线43A都形成为填充有源区34的内部。

参照图3H，在形成层间电介质层44之后，执行形成存储节点接触的工艺。结果，形成与有源区34的两端耦合的存储节点接触45。

根据本发明的第一实施例，半导体器件包括掩埋栅38和掩埋位线43A。由于掩埋位线43A形成为填充有源区34的内部，因此不必进行位线间隔件的形成工艺。另外，由于掩埋位线43A形成为填充有源区34的内部，因此在形成存储节点接触45的工艺期间，可以保证更多的工艺余量。另外，由于掩埋位线43A形成为掩埋的形式，从而在结构上防止了掩埋位线43A与存储节点接触45之间发生桥接。

而当掩埋位线43A是由铜形成时，还可以形成防止铜扩散的扩散阻挡层，以防止铜扩散，所述防止铜扩散的扩散阻挡层简称为铜扩散阻挡层。铜扩散阻挡层可以包括氮化物层。

图3I是根据本发明的第二实施例而形成的掩埋位线的截面图。根据图3I所示的结构，当掩埋位线43A为铜层时，在包括掩埋位线43A的衬底结构之上还额外地形成铜扩散阻挡层46。除了铜扩散阻挡层46之外，其他组成要素与图3G所示的相同。

为了形成根据本发明的第一实施例和第二实施例的掩埋栅和掩埋位线，以图4A和图4B的样式来布置单元。

图4A和图4B分别是根据本发明的第一实施例和第二实施例的半导体器件的布图。

参照图4A，当有源区34形成为直线岛状时，掩埋栅38与掩埋位线43A并不是垂直地交叉，而是要将掩埋栅38与掩埋位线43A之间的角度形成为如图4A所示的角度。这是因为掩埋栅38与掩埋位线43A之间的交叉点C需要形成在隔离层的区域中而不是形成在有源区34中。当交叉点C形成在有源区34中时，存储节点接触和掩埋位线43A可能彼此直接耦合以致于短路。

参照图4B，当以图4B所示的布图形成有源区34时，可以将掩埋栅38和掩埋位线43A形成为彼此垂直，这与现有技术一致。在这种情况下，难以形成有源区34。

因此，优选以图4A所示的布图形成有源区34、掩埋栅38和掩埋位线43A。

图5是描述根据本发明的第三实施例而制造的半导体器件的截面图。

参照图5，半导体器件包括：在有源区64内部形成的多个第一沟槽66；掩埋栅68，所述掩埋栅68填充各个第一沟槽66的内部的一部分；第二沟槽72，所述第二沟槽72形成为沿着与掩埋栅68相交叉的方向延伸；第三沟槽75，所述第三沟槽75沿着与第二沟槽72相交叉的方向并在掩埋栅68之间形成；以及掩埋位线76A，所述掩埋位线76A填充第三沟槽75和第二沟槽72。所述半导体器件还包括在有源区64的两端形成的穿透第二层间电介质层79的存储节点接触80。

由衬底61之上的隔离层63来限定各个有源区64，并且有源区64具有沿倾斜方向倾斜的岛状。通过浅沟槽隔离(STI)工艺来形成填充隔离沟槽62的隔离层63。

掩埋栅68与掩埋位线76A形成为彼此相交叉。

第二沟槽72和第三沟槽75具有比第一沟槽66浅的深度，并且第二沟槽72形成在比掩埋栅68的表面高的位置，以将掩埋位线76A与掩埋栅68隔离开。在第一沟槽66的表面上形成栅绝缘层67。在对第一沟槽66的一部分进行填充的掩埋栅68的上部形成扩散阻挡层69A和间隙填充层图案70A。在第二沟槽72的侧壁上形成位线间隔层图案73A，并在掩埋位线76A的上部形成间隔件层77和第一层间电介质层78。第一层间电介质层78只形成在掩埋位线76A的上部，而间隔件层77形成在衬底结构之上。稍后将参照图6H和图7E描述第三沟槽75。

掩埋位线76A包括金属材料，所述金属材料为氮化钛层、钨层或铜层。当使用铜层时，掩埋位线76A还可以包括防止铜扩散的扩散阻挡层，所述防止铜扩散的扩散阻挡层可以简称为铜扩散阻挡层。铜扩散阻挡层包括氮化物层。

根据图5所示的结构，根据第三实施例的半导体器件包括掩埋栅68和掩埋位线76A。

图6A至6L是描述根据本发明的第三实施例的半导体器件制造工艺的截面图。

参照图6A，通过执行浅沟槽隔离(STI)工艺在衬底61之上形成隔离层63。在此，通过将衬底刻蚀至预定深度以形成隔离沟槽62，并用诸如旋涂电介质(SOD)材料或高密度等离子体氧化物(HDP)的绝缘层对隔离沟槽62进行间隙填充，来形成隔离层63。在用绝缘层对隔离沟槽32进行间隙填充之后，可以进行平坦化工艺，诸如化学机械抛光(CMP)。

利用所形成的隔离层63，将衬底61的其他区域限定为有源区64。可以将有源区64布置成沿倾斜方向倾斜预定角度的岛状，以符合6F2下的高集成设计规则。

参照图6B，执行掩模和刻蚀工艺以形成掩埋栅。例如，使用掩埋栅掩模(未示出)形成硬掩模图案65。硬掩模图案65可以包括氧化物层或氮化物层。随后，使用硬掩模图案65作为刻蚀阻挡层来刻蚀衬底61，具体地，刻蚀有源区64。结果，形成具有预定深度的第一沟槽66，并且可以通过同时地刻蚀有源区64和隔离层63来形成第一沟槽66。

第一沟槽66是要被填充有掩埋栅的沟槽。第一沟槽66的深度比填充有隔离层63的隔离沟槽62的深度浅。另外，第一沟槽66的深度可以比根据现有技术形成的沟槽的深度深，以与随后要形成的掩埋位线充分地隔离开。

参照图6C，在第一沟槽66的表面形成栅绝缘层67之后，形成掩埋栅68，所述掩埋栅68填充第一沟槽66的一部分。

可以按照沉积栅导电层、执行CMP工艺和执行回刻蚀工艺这一顺序来实施形成掩埋栅68的方法。首先，沉积栅导电层，以间隙填充栅绝缘层67之上的第一沟槽66。栅导电层包括氮化钛(TiN)层、氮化钽(TaN)层或钨(W)层。例如，可以通过以下方式形成掩埋栅68：保形地沉积具有大的功函数的薄氮化钛(TiN)层或薄氮化钽(TaN)层，然后用钨层间隙填充，以降低电阻。另外，可以通过层叠氮化钛(TiN)层和氮化钽(TaN)层或者顺序地层叠氮化钛(TiN)层、氮化钽(TaN)层和钨(W)层来形成掩埋栅68。在此，可以将氮化钛(TiN)层形成为具有约至约的厚度。随后，顺序地执行CMP工艺和回刻蚀工艺。掩埋栅68的上表面可以低于衬底61的表面。

图7B是表示掩埋栅的平面图。在该图中，两个掩埋栅68与有源区64相交叉。

参照图6D，去除硬掩模图案65，并在包括掩埋栅68的衬底61之上形成扩散阻挡层69。扩散阻挡层69包括氮化物层。扩散阻挡层69防止用于形成掩埋栅68的金属材料发生扩散。

随后，在扩散阻挡层69之上形成间隙填充层70，所述间隙填充层70用于间隙填充掩埋栅68的上部。间隙填充层70包括氧化物层。利用氧化物层，可以降低掩埋栅68与随后要形成的掩埋位线之间的寄生电容。为了降低掩埋栅68与随后要形成的掩埋位线之间的寄生电容，间隙填充层70可以是具有低介电常数(k)的氧化物层。在此，具有低介电常数的氧化物层包括介电常数为约3或更低的氧化物层。

参照图6E，执行CMP工艺，直到暴露出衬底61的表面为止。简而言之，间隙填充层70和扩散阻挡层69同时被抛光。结果，扩散阻挡层图案69A和间隙填充层图案70A保留在掩埋栅68的上部。

参照图6F，通过使用掩埋位线掩模71，并在要与位线接触的区域中顺序地刻蚀间隙填充层图案70A、扩散阻挡层图案69A和衬底61，来形成第二沟槽72。更具体而言，通过将有源区64和隔离层63同时刻蚀至预定深度来形成第二沟槽72，以使第二沟槽72沿着与掩埋栅68相交叉的方向延伸，并且第二沟槽72的深度比第一沟槽66的深度浅。而当形成第二沟槽72时，可能使掩埋位线68上部的扩散阻挡层图案69A和间隙填充层图案70A在第二沟槽72的两端损失一部分。

最终，与随后要形成的位线相接触的有源区64因第二沟槽72变得更低。沿着与掩埋栅68相交叉的方向将第二沟槽72图案化。

图7C是第二沟槽72的平面图。根据图中所示的结构，填充有位线的第二沟槽72沿着与掩埋栅68相交叉的方向延伸。另外，第二沟槽具有穿过有源区64的中心区域的形状。当然，与所形成的第一沟槽66一样，第二沟槽72也是通过同时地刻蚀有源区64和隔离层63来形成的。当在掩埋栅68的上部形成第二沟槽72时，扩散阻挡层图案69A和间隙填充层图案70A可能被部分地刻蚀。

参照图6G，在去除掩埋位线掩模之后，在衬底结构之上沉积位线间隔件层73。在此，位线间隔件层73可以包括氮化物层。当使用位线间隔件层73时，可以形成掩埋位线而不考虑有源区64的形状。

随后，在位线间隔件层73之上形成牺牲层74以间隙填充第二沟槽72。牺牲层74可以包括基于碳的材料。随后，将牺牲层74平坦化，使得牺牲层74仅保留在第二沟槽72的内部。

参照图6H，刻蚀牺牲层74和位线间隔件层73，以选择性地仅使掩埋位线与有源区64之间的接触区域开放。于是，第三沟槽75在有源区64中开放。牺牲层图案74A保留在第三沟槽75的两侧，并且刻蚀位线间隔件层图案73A，以暴露出有源区64的表面。例如，当第二沟槽72具有沿着第一方向延伸的形式时，第三沟槽75可以是沿着与第二沟槽72相交叉的第二方向伸展的矩形。最终，第三沟槽75是通过将掩埋栅68之间的第二沟槽72沿着任意一个方向延伸得到的沟槽。

图7D是描述第三沟槽75的平面图。在掩埋栅68之间的有源区之上形成第三沟槽75，并且第三沟槽75具有矩形形状。另外，可以沿着与掩埋栅68之间的第二沟槽72相交叉的方向形成第三沟槽75。换而言之，第三沟槽75形成为与掩埋栅68平行，并且不与相邻的第三沟槽75耦合。

参照图6I，去除全部的牺牲层图案74A。由于牺牲层图案74A是基于碳的材料，因此采用使用氧等离子体的剥离工艺。

随后，在衬底结构之上沉积位线导电层76，以填充将牺牲层图案74A去除后得到的空间，即，填充第三沟槽75和第二沟槽72。位线导电层76包括基于金属的材料，诸如氮化钛或钨。

参照图6J，执行回蚀工艺，以便形成掩埋位线76A。与掩埋栅68一样，掩埋位线76A的高度被控制为低于衬底的表面。将掩埋位线76A形成为低于衬底表面的原因是为了保证用于形成存储节点接触的后续工艺的覆盖余量。

图7E是掩埋位线76A的平面图。掩埋位线76A被形成为填充第二沟槽和第三沟槽。另外，掩埋位线76A沿着与掩埋栅68相交叉的方向延伸。由于存在填充第三沟槽75的部分，掩埋位线76A具有十字结构。

参照图6K，在沉积间隔件层77之后，在间隔件层77上沉积第一层间电介质层78，以将掩埋位线76A的上部间隙填充。随后，将第一层间电介质层78平坦化。在此，第一层间电介质层78可以包括氧化物层。

参照图6L，在衬底结构之上形成第二层间电介质层79之后，执行形成存储节点接触的工艺。其结果，形成存储节点接触80。

根据本发明的第三实施例，半导体器件包括掩埋栅68和掩埋位线76A。由于掩埋位线76A被形成为填充有源区64的内部，因此在形成存储节点接触80的工艺期间，可以保证更多的工艺余量。另外，由于掩埋位线76A被形成为掩埋的形式，因此在结构上防止了掩埋位线76A与存储节点接触80之间发生桥接。

而当掩埋位线76A是由铜形成时，还可以形成铜扩散阻挡层，以防止铜扩散。在此，铜扩散阻挡层可以包括氮化物层。

根据本发明的技术，掩埋位线被形成为填充有源区。因此，可以降低由于位线的截面积而导致的电阻，从而实现高速操作。另外，可以消除由于不同的接触而产生的电阻，这可以得到更高的操作速度。

此外，由于根据本发明的技术，掩埋位线被形成为填充有源区，因此在形成存储节点接触的工艺期间保证了工艺余量。

另外，由于掩埋位线被形成为填充有源区，因此可以防止掩埋位线与存储节点接触之间发生桥接。

虽然根据具体实施例描述了本发明，但对于本领域技术人员来说明显的是，在不脱离所附的权利要求所限定的本发明的精神和范围的前提下，可以进行各种变化和修改。