在半导体结构中形成经隔离有源区域、沟槽及导电线的方法以及包含其的半导体结构

摘要

本发明揭示不对称特征的间距加倍方法及包含所述不对称特征的半导体结构。在一个实施例中，可使用单一光刻掩模以对例如DRAM阵列的三个特征进行间距加倍。在一个实施例中，可对场上的两个字线及一接地栅极进行间距加倍。本发明还揭示包含所述特征的半导体结构。

说明书

技术领域

本发明的实施例涉及集成电路制造，且更明确地说，涉及在半导体结构上形成不对称特征的方法及包含所述不对称特征的半导体结构。

背景技术

由于许多因素(包含对现代电子装置中的增加便携性、计算能力、存储器容量及能量效率的需求)，集成电路的大小正持续地减小。为促进此大小减小，形成集成电路的组成特征(例如，电装置及互连线宽度)的大小也正不断地减小。

特征大小的持续减小对用以形成特征的技术寄予越来越大的需求。举例来说，光刻为在衬底上图案化特征(例如，导电线)的常规方法。可使用间距概念来描述所述特征的大小。可将间距界定为两个相邻特征中的相同点之间的距离。所述特征常规上是由邻近特征之间的间隔界定，间隔可由例如绝缘体的材料填充。结果，可将间距视为特征的宽度与将所述特征与相邻特征分离的空间的宽度的总和，或特征的一个边缘与下一邻近特征的对应相同边缘之间的距离。然而，归因于例如光学器件及光或辐射波长的因素，光刻技术具有最小间距，低于所述最小间距，特定光刻技术不能可靠地形成特征。因此，光刻技术的最小间距可限制特征大小减小。

已提议间距加倍或间距倍增技术以用于扩展光刻技术的能力。间距倍增方法的一个实例说明于本文中的图1A到图1F中且描述于颁予罗瑞(Lowrey)等人的美国专利第5,328,810号中，所述专利的全部揭示内容以引用的方式并入本文中。参看图1A，可首先使用光刻以在上覆于消耗性材料层20及衬底30上的光致抗蚀剂材料中形成线10的图案。如图1B所示，可接着通过蚀刻步骤(优选地为各向异性)而将图案转印到层20，从而形成位置标志符(placeholder)或心轴40。如图1C所示，可剥离光致抗蚀剂线10且可各向同性地蚀刻心轴40以增加相邻心轴40之间的距离。如图1D所示，可随后将材料层50沉积于心轴40上。如图1E所示，可接着通过以定向间隔物蚀刻来优先从水平表面70及80蚀刻间隔物材料而在心轴40的侧壁上形成间隔物60，即，从另一材料的侧壁延伸或原先从另一材料的侧壁延伸而形成的材料。如图1F所示，可接着移除剩余心轴40，从而留下独立间隔物60。如图1F所示，间隔物60充当用于图案化下伏层的蚀刻掩模。因此，在给定间距先前包含界定一个特征及一个空间的图案的情况下，相同宽度现包含两个特征及两个空间。结果，在光刻技术下为可能的最小特征大小有效地减小。

然而，常规间距加倍工艺是受限制的，此在于：其不能可靠地用以对(例如)对称性是由于场区域上的通过字线的移除而破坏的DRAM阵列中的不对称特征进行间距加倍。在阵列栅极图案化层级下出现问题，因为需要在间距上界定三个特征：场上的两个字线及一接地栅极。场上的接地栅极平衡图案密度以及确保可执行线性自对准接触蚀刻以形成用于将插塞传导到存储及位接触有源区域的空腔。常规间距加倍在此情况下并不有效，因为关于每个其它经图案化形式的经间距加倍特征不界定用于字线对字线及接地栅极的正确间隙。因此，在此项技术中存在对将不对称特征进行间距加倍的方法及包含所述亚光刻特征的半导体结构的持续需要。

附图说明

图1A到图1F为根据常规间距加倍方法而形成的掩模线的示意性横截面图；

图2为用于6F²存储器阵列的一个配置的电路布局的简化平面图；

图3为处于处理中的初步阶段的工件的实施例的横截面图；

图4为处于处理步骤中在图3所说明的阶段之后的阶段的工件的实施例的平面图；

图5A为半导体结构的实施例的俯视图，且图5B为图5A中沿着标记为A的虚线所截取的中间半导体装置的横截面图；

图5C为处于处理中在图5B所说明的阶段之后的阶段的半导体结构的实施例的横截面图；

图6A为半导体结构的实施例的俯视图，且图6B为图6A中沿着标记为A的虚线所截取的半导体结构的横截面图；

图6C为处于处理步骤中在图6B所说明的阶段之后的阶段的半导体结构的实施例的横截面图；

图7A为半导体结构的实施例的俯视图，且图7B为图7A中沿着标记为A的虚线所截取的半导体结构的横截面图；

图8为处于处理步骤中在图7B所说明的阶段之后的阶段的半导体结构的实施例的横截面图；

图9为处于处理中在图8所说明的阶段之后的阶段的半导体结构的实施例的俯视图；

图10A为半导体结构的实施例的俯视图，且图10B为图10A中沿着标记为A的虚线所截取的半导体结构的横截面图；

图11A为半导体结构的实施例的俯视图，且图11B为图11A中沿着标记为A的虚线所截取的半导体结构的横截面图；

图12A为处于处理中在图11B所说明的阶段之后的阶段的半导体结构的实施例的俯视图，且图12B为图12A中沿着标记为A的虚线所截取的半导体结构的横截面图；

图13为处于处理中在图12B所说明的阶段之后的阶段的半导体结构的实施例的俯视图；

图14A为半导体结构的实施例的俯视图，且图14B为图14A中沿着标记为A的虚线所截取的半导体结构的横截面图；

图15为处于处理中在图14B所说明的阶段之后的阶段的半导体结构的实施例的横截面图；

图16为处于处理中在图15所说明的阶段之后的阶段的半导体结构的实施例的俯视图；

图17A及图18A为在各种制造阶段期间半导体结构的实施例的俯视图；

图18B为图18A中沿着标记为A的虚线所截取的半导体结构的横截面图；以及

图19及图20为在各种制造阶段期间半导体结构的实施例的俯视图。

具体实施方式

以下描述参看图式而提供本发明的装置及方法的实施例的说明性实例。此描述仅出于说明性目的且并非限制本发明的范围。本文中所呈现的图式未必按比例绘制且不为特定半导体结构或其制造工艺的实际视图，而仅为用以描述本发明的实施例的理想化表示。所属领域的技术人员应理解，可根据本发明而实施装置及方法的其它实施例。

本发明揭示包含至少一个不对称亚光刻特征的半导体结构，同时揭示形成所述半导体结构的方法。间距加倍工艺可用以在衬底上形成经隔离有源区域。不对称特征可破坏衬底上的线与空间之间的对称性。如本文中详细地所描述且如图3到图10B所说明，可在衬底上形成掩模材料且在衬底上于第一方向上将掩模材料图案化以形成有源区域图案。可形成有源区域掩模且在衬底上于大体上垂直方向上将有源区域掩模图案化且在邻近于其而形成间隔物之后将其移除。间隔物可在后续蚀刻期间充当掩模，使得在间隔物之间形成第一沟槽以隔离衬底上的有源区域。

随后，可在衬底上形成凹入存取装置(RAD)沟槽。如本文中详细地所描述且如图11A到图15所说明，可在经隔离有源区域上形成多种掩模材料且将其图案化。可邻近于掩模材料而形成间隔物，且在移除间隔物之后，掩模材料可在后续蚀刻期间充当掩模以形成亚光刻沟槽。作为非限制性实例，沟槽可为存储器阵列的RAD沟槽、FIN沟槽、双FIN沟槽或字线。

接着，可在衬底上形成存储器阵列的导电线及接地栅极。如本文中详细地所描述且如图16A到图20所说明，可在沟槽上方形成交替掩模材料及间隔物且将其图案化。可移除掩模材料，且间隔物可在后续蚀刻期间充当掩模以形成到沟槽的连接。

以下描述提供特定细节(例如，材料类型、蚀刻化学物及处理条件)，以便提供本发明的实施例的详尽描述。然而，所属领域的技术人员应理解且了解，可在不使用这些特定细节的情况下实践本发明的这些及其它实施例。实际上，可结合工业中所使用的常规制造技术及蚀刻技术来实践本发明的实施例，因此，未在本文中对其加以详细地描述。此外，下文中所提供的描述不形成用于制造半导体装置的完整工艺流程。本文中所描述的半导体结构不形成完整半导体装置。下文仅详细地描述为理解本发明的实施例所必要的那些工艺动作及半导体结构。用以从半导体结构形成完整半导体装置的额外动作可通过常规制造技术而执行，因此，未在本文中对其加以描述。

本文中所描述的方法可用以形成存储器装置(例如，动态随机存取存储器(DRAM))的半导体结构，包含RAD特征、FinFET、鞍形FET、纳米线、三维晶体管，以及其它三维半导体装置特征。并入有所述结构的存储器装置或其它半导体装置可用于(无限制)无线装置、个人计算机或其它电子装置中。作为非限制性实例，本文中的方法描述制造存储器装置(例如，DRAM存储器装置或RAD存储器装置)的半导体结构。虽然本文中的方法描述制造存储器装置的半导体结构，但所述方法还可在需要不对称特征的间距加倍的其它情形下使用。此外，虽然参考6F² DRAM装置配置或布局而说明本文中所描述的方法，但所述方法可用以形成具有其它布局(例如(举例来说)，4F²或8F²布局)的DRAM装置或其它半导体装置，只要隔离区域是大体上平行于最终将形成晶体管栅极的位置即可。

本发明的实施例可包含对特征进行间距加倍，以形成有源区域、在6F²存储器阵列的栅极中形成沟槽及/或形成到栅极的连接。图2展示6F²存储器阵列的电路布局的一部分的简化图，所述存储器阵列在本文中被称为包含衬底110的存储器阵列100。可相对于衬底110而形成多个连续有源区域112。为了清楚起见，已将每一所说明连续有源区域112展示成在衬底110的边界外部延伸。连续有源区域112通常为非线性的，其在大体上水平方向上遵循跨越存储器阵列100的蜿蜒路径。将多个内埋式位线118展示为大致水平地跨越存储器阵列100而延伸的阴影区域。每一位线118也遵循跨越存储器阵列100的蜿蜒路径，其中位线118的蜿蜒交织相对于连续有源区域112的交织是在相反方向上。

可在衬底110上相对于有源区域112而形成多个导电线120、134。在图2中，将导电线中的六者表示为120，而将导电线中的两者表示为134。可在导电线134的任一侧上形成一对导电线120。导电线120、134相对于有源区域112而大体上垂直地延展。

通过经表示为数字125的虚线轮廓来说明由根据所描绘存储器阵列的单一存储器单元所占用的个别区域。此区域可被认为或描述为与尺寸“F”有关，其为最小特征大小。在所说明实例中，F等于存储器阵列的“最小间距”的一半。本文中所使用的术语“间距”意在用于其常规用法中，且(如先前所提及)可被界定为装置或特征的一个边缘与下一邻近装置或特征的对应相同边缘之间的距离。因此，相对于存储器单元125，术语“最小间距”约等于线宽(例如，导电线120、134)加上在导电线120的于导电线120与下一邻近导电线120(在存储器单元125内的重复图案中)之间的一侧上紧邻于导电线120的空间的宽度的最小距离。如所展示，单一存储器单元125为约3F宽乘约2F深，因此给单一存储器单元125提供约6F²的占用面积。

在存储器阵列100(例如图2所描绘的存储器阵列)的实施方案的实例中，选定个别导电线可相对于邻近存储器单元125而提供电隔离。举例来说，如所描绘，导电线120相对于个别存储器单元125而用作字线。邻近对的存储器单元125之间的电隔离是通过插入导电线134提供，导电线134在操作中可与接地或合适负电压连接。或者，可利用场氧化物隔离技术。

图2所描绘的存储器阵列100可另外包含电容器容器136及位线触点138。电容器常规上可形成于电容器容器136内且可经由存储节点触点140而耦合到有源区域。在特定方面中，存储节点触点140可包含延伸到有源区域的节点部分的导电材料。

参看图2应注意，所描绘的电容器容器136具有大体上等于存储器单元125的间距的间距。换句话说，每一电容器容器136的宽度(在页面上的垂直方向上)加上紧邻的电容器容器之间的空间的宽度(在页面上的垂直方向上)大体上等于图案间距“P”，其中P为线宽“W”加上紧邻于所述线的空间“S”的宽度的总和，如图2所描绘。

为了形成图2所描绘的存储器阵列100，结合上覆于衬底110上的材料的大体上垂直蚀刻而使用掩模材料以在衬底110中或在衬底110上形成自对准特征。如本文中所使用，“自对准”意味着且包含使用单一光掩模来形成其它特征所基于的初始图案。因而，形成于衬底110上的特征是在未利用额外掩模及光刻动作的情况下对准。衬底可为包括半导电材料层的常规硅衬底或另一块体衬底。如本文中所使用，术语“块体衬底”不仅意味着且包含硅晶片，而且意味着且包含绝缘体上硅(“SOI”)衬底(例如，蓝宝石上硅(“SOS”)衬底及玻璃上硅(“SOG”)衬底)、基底半导体座上的硅外延层及其它半导体或光电子材料(例如，硅-锗、锗、砷化镓、氮化镓及磷化铟)。

图3到图10B描绘处于使用间距加倍以在衬底110上形成经隔离有源区域的各种制造阶段的半导体结构200的实施例。图3描绘具有各种材料的半导体结构200，所述材料可包含在衬底110上的绝缘材料250、任选蚀刻终止材料260、第一消耗性材料212及可选择性界定材料210。绝缘材料250、任选蚀刻终止材料260、消耗性材料212及可选择性界定材料210可共同被称为“掩模材料”。虽然在衬底110上以层的形式而说明所述材料，但所述材料还可以其它配置而形成。本文中所描述的掩模材料可通过任何合适沉积技术而形成，所述技术包含(但不限于)旋转涂布、毯覆式涂布、化学气相沉积(“CVD”)、原子层沉积(“ALD”)、等离子增强ALD或物理气相沉积(“PVD”)。视待使用的特定材料而定，所属领域的技术人员可选择用于形成掩模材料的技术。

作为非限制性实例，衬底110是由硅形成，例如，硅半导体衬底。绝缘材料250可沉积于衬底110上。绝缘材料250可为氧化硅，例如，正硅酸四乙酯(“TEOS”)、二氧化硅(“SiO₂”)或高密度等离子(“HDP”)氧化物。绝缘材料250可热生长于衬底110上。作为非限制性实例，绝缘材料250可具有在大约到大约的范围内的厚度。在一个实施例中，绝缘材料250为SiO₂且热生长于衬底110上。

蚀刻终止材料260(如果存在)可沉积于绝缘材料250上。蚀刻终止材料260可在上覆材料的化学机械平面化(“CMP”)期间充当有效蚀刻终止。蚀刻终止材料260可为氮化物材料。在一个实施例中，蚀刻终止材料260为包含(但不限于)氮化硅(“Si₃N₄”)的氮化物。

消耗性材料212可由可图案化材料形成，可图案化材料相对于衬底110及半导体结构200的其它暴露下伏材料而为可选择性蚀刻的。消耗性材料212的材料可为含碳材料、电介质抗反射涂层(“DARC”)或底部抗反射涂层(“BARC”)材料。作为非限制性实例，消耗性材料212可为无定形碳、透明碳、正硅酸四乙酯(“TEOS”)、氮化硅(“Si₃N₄”)、碳化硅(“SiC”)、硅或电介质抗反射涂层(DARC)(例如，富硅氮氧化物(“SiO₃N₄”))、氧化硅(SiO₂)或其组合。作为非限制性实例，可以在大约到大约的范围内的厚度(例如，以大约)而沉积消耗性材料212。可基于对用于本文中所论述的各种图案形成及图案转印步骤的化学物及处理条件的考虑而选择上覆于衬底110上的材料。因为消耗性材料212与衬底110之间的材料用以将从消耗性材料212所得到的图案转印到衬底110，所以所述材料经选择成使得其可相对于其它暴露材料而被选择性蚀刻。如本文中所使用，当材料展现比暴露到相同蚀刻化学物的其它材料的蚀刻速率大至少大约两倍的蚀刻速率时，所述材料为“可选择性蚀刻的”。理想地，此材料具有比暴露到相同蚀刻化学物的另材料的蚀刻速率大至少大约十倍的蚀刻速率。因而，应理解，消耗性材料212、绝缘材料250及蚀刻终止材料260可为使得能够进行如本文中所描述的选择性移除的材料的任何组合。

可选择性界定材料210可通过光刻工艺而界定，例如，由光致抗蚀剂材料(包含此项技术中已知的任何光致抗蚀剂材料)形成。因为光致抗蚀剂材料及光刻技术在此项技术中为众所周知的，所以选择、沉积、图案化及显影光致抗蚀剂材料以产生所要图案未在本文中加以详细地论述。

图4展示上面具有经图案化可选择性界定材料210的半导体结构200的实施例。可选择性界定材料210中的图案可包含具有大体上相等宽度的空间及线。空间可对应于可选择性界定材料210的已移除部分，而线对应于可选择性界定材料210的剩余部分。线的宽度可为可由用以形成图案的光刻技术印刷的最小特征大小(“F”)。或者，可以大于F的特征大小而印刷空间及线。作为非限制性实例，F可处于大约40nm到大约70nm的范围内，例如，大约44nm。虽然图4说明1F交织图案，但应了解，可使用其它布局。

图4中邻近线之间的间距等于可选择性界定材料210的线的宽度与相邻空间的宽度的总和。为最小化使用线及空间的此图案而形成的特征的临界尺寸，间距可处于或接近于用以图案化可选择性界定材料210的光刻技术的极限。举例来说，线的间距可在约80nm与约140nm之间。因此，间距可处于光刻技术的最小间距，且下文所论述的间隔物图案可有利地具有低于光刻技术的最小间距的间距。或者，因为随着接近光刻技术的极限，位置及特征大小的误差容限通常增加，所以线可经形成为具有较大特征大小以最小化线的位置及大小上的误差且其随后可经修整到较小大小。

参看图5A，可将可选择性界定材料210中的图案转印到消耗性材料212中，从而在蚀刻终止材料260(如果存在)上形成消耗性结构264。在将图案转印到消耗性材料212之后，可通过常规技术来移除可选择性界定材料210。在一个实施例中，消耗性结构264可为消耗性线。可使用常规蚀刻工艺(例如，常规干式蚀刻工艺、常规湿式蚀刻工艺或其组合)而将形成于可选择性界定材料210中的图案蚀刻到消耗性材料212中。作为非限制性实例，可使用干式蚀刻化学物来蚀刻消耗性材料212，从而产生具有大体上垂直侧壁265的消耗性结构264。如本文中所使用，术语“大体上垂直侧壁”意味着且包含具有与垂直线成小于大约5°的倾斜角的侧壁。在一个实施例中，消耗性结构264的宽度可为F。

在移除可选择性界定材料210之后，可修整消耗性结构264。在本发明的实施例中，可将消耗性结构264从F修整到1/2F。如图5B及图5C所示，可通过蚀刻消耗性结构264来加宽每一消耗性结构264之间的空间266，以形成经修改空间266a及经修改结构264a(图5C)。可使用各向同性蚀刻来蚀刻消耗性结构264以“收缩”那些特征。合适蚀刻包含使用含氧等离子(例如，SO₂/O₂/N₂/Ar、Cl₂/O₂/He或HBr/O₂/N₂等离子)的蚀刻。蚀刻的程度可经选择成使得经修改结构264a的宽度大体上等于稍后形成的间隔物268之间的所要间隔，此将从本文中的论述得以了解。举例来说，消耗性结构264的宽度可从约70nm减小到约35nm。有利地，宽度减小蚀刻使经修改结构264a能够窄于将原本使用用以图案化可选择性界定材料210的光刻技术可能达到的宽度。此外，蚀刻可使经修改结构264a的边缘平滑，因此改进那些线的均一性。

间隔物材料214可形成于半导体结构200的暴露表面上，如图6A及图6B所示。可通过常规技术(例如，通过ALD)而将间隔物材料214保形地沉积于经修改结构264a上。通过保形地沉积间隔物材料214，间隔物材料214的厚度可保持大体上均一，而不管下伏特征(例如，经修改结构264a)的几何形状及构形。经修改结构264a可相对于间隔物材料214而为可选择性蚀刻的。仅作为实例，间隔物材料214可由多晶硅、氮化硅Si₃N₄或氧化硅(“SiO_x”)形成。

参看图6C，可各向异性地蚀刻间隔物材料214，从而从大体上水平表面移除间隔物材料214，而在大体上垂直表面上留下间隔物材料214。因而，可暴露经修改结构264a的大体上水平表面及半导体结构200的下伏部分的大体上水平表面。如果间隔物材料214是由SiO_x形成，则各向异性蚀刻可为等离子蚀刻，例如，含CF₄等离子、含C₂F₆等离子、含C₄F₈等离子、含CHF₃等离子、含CH₂F₂等离子或其混合物。如果间隔物材料214是由氮化硅形成，则各向异性蚀刻可为CHF₃/O₂/He等离子或C₄F₈/CO/Ar等离子。通过蚀刻而产生的间隔物268可存在于经修改结构264a的经蚀刻部分的大体上垂直侧壁上。间隔物268的宽度可对应于最终待形成于半导体结构200上的特征(例如，沟槽)的所要宽度。在一个实施例中，间隔物268的宽度可为1/2F。如本文中进一步详细地所论述，具有亚光刻宽度的第一沟槽222(展示于图10A及图10B中)可在衬底110中形成于由间隔物286所界定的区域之间。如本文中所使用，“亚光刻”意味着小于约70nm，例如，约44nm。在一个实施例中，第一沟槽222(展示于图10A及图10B中)具有大约1/2F的宽度。

接着，可通过常规方法而移除经修改结构264a，从而留下间隔物268，如图7A及图7B所示。举例来说，如果无定形碳用作消耗性材料212(经修改结构264a是由其形成)，则可使用氧基等离子(例如，O₂/Cl₂等离子、O₂/HBr等离子或O₂/SO₂/N₂等离子)而移除无定形碳。

紧接着，可使用干式蚀刻化学物以将间隔物268的图案转印到下伏于经修改结构264a下的材料中。或者，可使用多种干式蚀刻化学物以单独地蚀刻下伏于经修改结构264a下的材料中的每一者。举例来说，第一蚀刻可将间隔物268的图案转印到下伏蚀刻终止材料260(如果存在)中，且第二蚀刻可将间隔物268的图案转印到衬底110中(如图8所示)，从而在其中形成沟槽。适于蚀刻这些材料的蚀刻化学物在此项技术中为已知的，且因此，未在本文中对其加以详细地描述。

如图9所示，可以包含开口221以隔离具有松弛间距及特征大小的有源区域230的有源区域掩模来图案化半导体结构200的有源区域230。将有源区域230说明为跨越衬底110而在大体上水平方向上延伸，而将有源区域掩模220的开口221说明为大体上垂直于有源区域230而延伸。包含开口221的有源区域掩模可被认为是跨越衬底110而在大体上垂直方向上延伸。有源区域掩模220可由碳(例如，无定形碳或透明碳)形成。为减小有源区域掩模中的开口221的尺寸，可任选地将牺牲间隔物材料(未图示)沉积于开口221的侧壁上且将其修整成暴露有源区域掩模220，使得有源区域掩模220开口221由间隔物侧接。可将开口221的图案转印到衬底110以隔离有源区域230。可通过常规蚀刻方法或通过本文中所描述的方法而转印有源区域掩模220中的开口221的图案。在本发明的实施例中，可在半导体结构200上形成70nm间距的有源区域230。

如图10A及图10B所示，可移除有源区域掩模220，且可在先前由有源区域掩模220所掩蔽的位置中蚀刻衬底110。如果有源区域掩模220是由间隔物侧接，则可移除有源区域掩模220且可将剩余间隔物用作掩模以蚀刻衬底110。可通过离子研磨、反应性离子蚀刻或化学蚀刻而蚀刻衬底110。举例来说，如果衬底110是由硅形成，则可使用HBr/Cl₂或碳氟化合物等离子蚀刻而各向异性地蚀刻衬底110。为将所要深度蚀刻到由硅形成的衬底110中，可控制蚀刻时间。举例来说，可将硅暴露到适当蚀刻化学物历经足以在硅中实现所要深度的时间量。

在蚀刻之后，可通过常规方法(例如，湿式或干式蚀刻)而移除间隔物。作为非限制性实例，如果间隔物是由多晶硅形成，则可使用四甲基氢氧化铵(TMAH)的溶液而蚀刻间隔物。或者，如果间隔物是由氮化物形成，则可使用干式蚀刻化学物而移除间隔物。

参看图10A，在可为(例如)有源硅的有源区域230之间形成第一沟槽222。如图10B所示，可将第一填充材料226毯覆式沉积于半导体结构200上且将其密化，如此项技术中已知。第一填充材料226可为二氧化硅基材料，例如，旋涂电介质(“SOD”)、二氧化硅、TEOS或高密度等离子(“HDP”)氧化物。可(例如)通过化学机械抛光(“CMP”)而平面化第一填充材料226，以移除第一填充材料226的在衬底110的硅柱状物232上方延伸的部分。

有源区域230中的硅柱状物232及第一沟槽222(展示于图10A及图10B中)已在两个方向上进行间距加倍。应了解，虽然间距在上文的实例中实际上减半，但间距的此减小常规上被称为间距“加倍”。应进一步理解，本发明的实施例包含仅在一个方向上进行间距加倍，例如，将硅柱状物232的宽度或第一沟槽222的宽度进行间距加倍。在本发明的实施例中，硅柱状物232的宽度及/或第一沟槽222的宽度可为亚光刻的。

图10A及图10B的半导体结构200′可经受进一步处理。作为非限制性实例，半导体结构200′可经受额外间距加倍工艺以在存储器阵列的栅极中形成沟槽，如图11A到图15所示。参看图11A，可将第二消耗性材料312沉积于有源区域230上且将其图案化，如本文中所描述。可相对于第一沟槽222而在大体上平行定向上图案化第二消耗性材料312。可以F而沉积第二消耗性材料312且将其修整到1/2F。在实施例中，第二消耗性材料312可为无定形碳且可使用各向异性蚀刻(例如，使用碳氟化合物等离子的蚀刻)而进行图案化，但湿式(各向同性)蚀刻在第二消耗性材料312薄的情况下也可为合适的。等离子蚀刻化学物可包含(无限制)CF₄、CFH₃、CF₂H₂、CF₃H。

可通过常规方法而将间隔物材料314沉积于经图案化第二消耗性材料312上且对其加以修整。可以1/2F而沉积间隔物材料314，使得第二消耗性材料312与间隔物材料314具有为F的组合宽度。可通过化学气相沉积或原子层沉积而沉积间隔物材料314。间隔物材料314可为能够相对于第二消耗性材料312及稍后形成的牺牲材料313而被选择性移除的任何材料。作为非限制性实例，间隔物材料314可包含氮化硅及氧化硅。在一个实施例中，间隔物材料314与第二消耗性材料312可为相同材料。可各向异性地蚀刻间隔物材料314以从第二消耗性材料312及下伏衬底110的水平表面移除间隔物材料314，如图11B所示。可使用碳氟化合物等离子而执行此蚀刻(还被称为间隔物蚀刻)。

紧接着，可将牺牲材料313沉积于第二消耗性材料312及间隔物材料314上。可平面化牺牲材料313以暴露第二消耗性材料312及间隔物材料314，如图12A、图12B所示。牺牲材料313可包含与第二消耗性材料312相同的材料，或可为与间隔物材料314相比被选择性蚀刻的任何材料。

如图13所示，可相对于第二消耗性材料312及牺牲材料313而选择性蚀刻间隔物材料314以产生间隙334。剩余消耗性材料312及牺牲材料313可在蚀刻下伏衬底110期间充当掩模以在间隙334的位置中形成第二沟槽322，如图14A所示。第二沟槽322可具有为1/2F的宽度。归因于第二消耗性材料312与牺牲材料313的间隔，第二沟槽322可不对称地定位于衬底110上。可通过离子研磨、反应性离子蚀刻或化学蚀刻而蚀刻衬底110。举例来说，如果衬底是由硅形成，则可使用HBr/Cl₂或碳氟化合物等离子蚀刻而各向异性地蚀刻衬底。为了将所要深度蚀刻到由硅形成的衬底中，可控制蚀刻时间。举例来说，可将硅暴露到适当蚀刻化学物历经足以在硅中实现所要深度的时间量。

在本发明的实施例中，第二沟槽322可为凹入存取装置或“RAD”沟槽。如本文中所使用，“RAD沟槽”意味着且包含衬底中的最终形成有RAD晶体管的开口。RAD晶体管的一个实例包含部分地形成于半导体衬底中的沟槽内的晶体管栅极(字线)。

在蚀刻之后，可通过常规方法而移除第二消耗性材料312及牺牲材料313。在移除第二消耗性材料312及牺牲材料313之后剩余的图案可包含具有阵列有源区域图案的有源区域230的硅柱状物332(还被称为“基座”或“鳍状物”)及第二沟槽322(栅极沟槽)，如图14B所示。因此，对于栅极中的第二沟槽322来说，已发生间距加倍。在本发明的实施例中，第二沟槽322具有亚光刻宽度。

应理解，第二消耗性材料312、间隔物材料314及牺牲材料313可经选择成使得间隔物材料314可相对于第二消耗性材料312及牺牲材料313而为可选择性移除的。因此，在实施例中，第二消耗性材料312与牺牲材料313可为相同材料。第二消耗性材料312、牺牲材料313及间隔物材料314中的每一者可选自无定形碳或透明碳、多晶硅、二氧化硅及氮化硅，使得间隔物材料314可相对于第二消耗性材料312及牺牲材料313而为可选择性移除的。用于第二消耗性材料312及牺牲材料313的材料可经选择成耐受后续沟槽蚀刻化学物。

参看图15，在形成第二沟槽322之后，可通过常规方法而生长栅极氧化物材料370。紧接着，可通过常规方法而形成各种毯覆式晶体管栅极材料以形成图15的半导体结构200″。毯覆式晶体管栅极材料可由具有合适功函数的材料(例如，经掺杂多晶硅372或金属(即，TiN)、导体374(例如，钨)及氮覆盖材料376)形成。半导体结构200″可经受进一步常规处理以在第二沟槽322中产生晶体管。

图15的半导体结构200″可经受进一步处理，如图16所示。作为非限制性实例，半导体结构200″可经受间距加倍以形成经由字线(即，导电线)而到晶体管栅极的连接。第一消耗性材料412可沉积于半导体结构200″上。可通过常规方法或本文中所描述的方法而图案化第一消耗性材料412以暴露下伏第二沟槽322。

参看图17，第一间隔物材料414可沉积于半导体结构200″上。可通过常规方法而平面化及修整第一间隔物材料414。第一间隔物材料414的厚度可界定晶体管栅极的临界尺寸。参看图18，可将第二消耗性材料402沉积于半导体结构200″上且将其平面化以暴露第一间隔物材料414及第一消耗性材料412。可将第二消耗性材料402修整到所要宽度，所述所要宽度经选择以留下具有与第一间隔物材料414类似的宽度的开口。紧接着，可将第二间隔物材料404沉积于半导体结构200″上且将其平面化以暴露第一间隔物材料414、第一消耗性材料412及第二消耗性材料402，如图18所示。第二间隔物材料404的厚度可界定接地栅极的临界尺寸。第一间隔物材料414及第二间隔物材料404可具有亚光刻宽度。

如图19所示，可通过常规技术而选择性移除第一消耗性材料412及第二消耗性材料402。在本发明的实施例中，第一消耗性材料412及第二消耗性材料402为无定形碳且是通过常规方法(例如，通过使用含SO₂等离子)而进行移除。接着，第一间隔物材料414及第二间隔物材料404可在常规蚀刻期间充当掩模以形成导电线425，如图20所示。导电线425可充当字线425′及接地栅极425″。与下伏有源区域之间的间隙相比，相邻字线425′之间的间隙为不对称的。在本发明的实施例中，导电线425具有亚光刻宽度。

通过利用本发明的实施例的用以形成半导体结构200′、200″、200′″的方法而实现许多优势。本文中所描述的方法适应在阵列栅极图案化时6F²架构的间距加倍。本文中所描述的方法适应待在未按比例缩放所需光刻的情况下显著地按比例缩放的6F²架构。因而，可独立于光刻及蚀刻修整能力而形成亚光刻特征。另外，本发明的实施例的方法提供在非相等线空间上的不对称特征的间距加倍。应理解，还可在其它制造工艺期间使用本文中所描述的方法，(例如)以界定线性自对准接触特征(例如，电容器、数字线或其它亚光刻特征)。半导体结构200′、200″、200′″可经受常规处理动作以产生图2所示的存储器阵列100。因为用以形成存储器阵列100的额外处理动作是常规性的，所以这些动作来在本文中加以详细地描述。

除了在图式中通过实例而展示且在本文中加以详细地描述的特定实施例以外，本发明还可容许各种修改及替代形式。因此，本发明不限于所揭示的特定形式。更确切来说，本发明的范围涵盖落入所附权利要求书及其合法等效物内的所有修改及替代。