获得交替排列的P型和N型半导体薄层结构的方法及结构

摘要

本发明公开了一种获得交替排列的P型和N型半导体薄层结构的工艺方法，对于P型器件，在沟槽形成后，在沟槽中生长热氧化膜，然后淀积所需要浓度的N型多晶硅或无定型硅，通过高温过程将N型杂质通过热氧化膜扩散到P型外延中，将沟槽中的N型多晶硅全部氧化掉，再将外延硅片上表面的氧化硅膜去除。本发明还公开了一种具有交替排列的P型和N型半导体薄层的半导体器件结构，N型半导体薄层是将N型多晶硅膜中的杂质通过热氧化膜扩散到P型外延中形成的，在沟槽内填充氧化膜。本发明利用高浓度掺杂的成熟工艺得到高压器件中相对低的掺杂浓度的N型薄层，降低了器件的开发和生产成本；适用于高压超级结MOSFET。

说明书

技术领域

本发明涉及一种半导体集成电路的制造工艺方法，特别是涉及一种用于超级结器件的交替排列的P型和N型半导体薄层结构的制造方法。本发明还涉及具有交替排列的P型和N型半导体薄层的半导体器件结构。

背景技术

超级结MOSFET(metal-oxide-semiconductor field-effecttransistor金属氧化物半导体场效应晶体管)如图1所示，它采用新的耐压层结构，利用一系列交替排列的P型和N型半导体薄层(半导体薄层或称为柱子)，在截止状态且较低电压下就将P型和N型区耗尽，实现电荷相互补偿；从而使P型和N型区在高掺杂浓度下实现高的击穿电压，同时获得低导通电阻，打破传统功率MOSFET理论极限。

所述新的耐压层结构制作方法可分为两大类，第一类是利用多次光刻，外延成长和注入来获得交替的P型和N型掺杂区；第二类是在P型硅外延层上开沟槽，往沟槽中填入N型多晶，或倾斜注入N型杂质，或填入N型外延。第一种方法不仅工艺复杂，实现难度大，而且成本很高。第二种方法中倾斜注入由于稳定性和重复性差不能用入批量生产，因此N型外延或多晶硅填入工艺受到很大的关注。在已有的工艺方法中，通常利用N型外延填满沟槽然后做CMP，但是在沟槽深度为40-50μm或更深的情况下，实施该工艺的时间长，成本相对高而且难以得到没有缝的填充。由于外延成长是在沟槽中进行的，其缺陷控制也很困难；有报道利用N型掺杂的多晶硅来实现，但现有成熟炉管工艺能得到的掺杂浓度一般在E18-E20ATOMS/CM3的水平，不能满足器件需要掺杂浓度(E15-E17ATOMS/CM3)；利用现有设备来得到需要的掺杂浓度具有工艺重复性差，产能低(只能在部分炉管位置上可能重复的低掺杂浓度如E15-E17ATOMS/CM3)的问题。

发明内容

本发明要解决的技术问题是提供一种获得交替排列的P型和N型半导体薄层结构的工艺方法，利用高浓度掺杂的成熟工艺得到高压器件中相对低的掺杂浓度的N型或P型薄层，降低器件的开发和生产成本；为此，本发明还要提供一种具有交替排列的P型和N型半导体薄层的半导体器件结构。

为解决上述技术问题，本发明的获得交替排列的P型和N型半导体薄层结构的工艺方法采用的第一种技术方案是：

步骤1，在P型外延硅片上生长介质膜，该介质膜为氧化硅膜；

步骤2，通过光刻刻蚀形成沟槽；

步骤3，在沟槽和氧化硅膜的表面生长热氧化膜；

步骤4，在所述热氧化膜上淀积N型多晶硅膜或无定型硅膜；

步骤5，利用扩散工艺将沟槽中N型多晶硅膜或无定型硅膜的N型杂质扩散到P型外延片中；

步骤6，将沟槽中的N型多晶硅膜全部氧化形成氧化膜填充的沟槽；

步骤7，将步骤6中在P型外延硅片上表面生成的氧化硅膜去除。

上面步骤2中刻蚀所述沟槽时利用所述介质膜做掩膜或利用光刻胶做掩膜。实施步骤3后P型外延片上表面氧化硅的膜厚度足以阻挡在实施步骤5时P型外延片上表面的多晶硅膜或无定型硅中的N型杂质扩散到P型外延片中。步骤4中所述N型多晶硅膜或无定型硅膜在沟槽内一侧的厚度小于所述沟槽宽度的0.25倍。

本发明的获得交替排列的P型和N型半导体薄层结构的工艺方法采用的第二种技术方案是：

步骤1，在P型外延硅片上生长氧化硅膜，然后生长氮化硅膜；

步骤2，通过光刻刻蚀形成沟槽；

步骤3，在所述沟槽和P型外延硅片表面生长热氧化膜；

步骤4，在所述热氧化膜上淀积N型多晶硅膜或无定型硅膜；

步骤5，利用扩散工艺将沟槽中N型多晶硅膜或无定型硅膜的N型杂质扩散到P型外延片中。

步骤6，将沟槽中的N型多晶硅膜全部氧化形成氧化膜填充的沟槽；

步骤7，将步骤6中在P型外延硅片上表面生成的热氧化膜及其下的氮化硅膜和氧化硅膜去除。

本发明的一种具有交替排列的P型和N型半导体薄层结构的半导体器件结构是，N型半导体薄层是将N型多晶硅膜或无定型硅膜中的N型杂质通过热氧化膜扩散到P型外延中形成的，在沟槽内填充氧化膜。

本发明的获得交替排列的P型和N型半导体薄层结构的工艺方法采用的第三种技术方案是：

步骤1，在N型外延硅片上生长介质膜，该介质膜为氧化硅膜；

步骤2，通过光刻刻蚀形成沟槽；

步骤3，在沟槽和氧化硅膜的表面生长热氧化膜；

步骤4，在所述热氧化膜上淀积P型多晶硅膜或无定型硅膜；

步骤5，利用扩散工艺将沟槽中P型多晶硅膜或无定型硅膜中的P型杂质扩散到N型外延片中；

步骤6，将沟槽中的P型多晶硅全部氧化形成氧化膜填充的沟槽；

步骤7，将步骤6中在N型外延硅片上表面生成的氧化硅膜去除。

本发明的获得交替排列的P型和N型半导体薄层结构的工艺方法采用的第四种技术方案是：

步骤1，在N型外延硅片上生长氧化硅膜，然后生长氮化硅膜；

步骤2，通过光刻刻蚀形成沟槽；

步骤3，在所述沟槽和N型外延硅片表面生长热氧化膜；

步骤4，在所述热氧化膜上淀积P型多晶硅膜或无定型硅膜；

步骤5，利用扩散工艺将沟槽中P型多晶硅膜或无定型硅膜中的P型杂质扩散到N型外延片中。

步骤6，将沟槽中的P型多晶硅膜全部氧化形成氧化膜填充的沟槽；

步骤7，将步骤6中在N型外延硅片上表面生成的热氧化膜及其下的氮化硅膜和氧化硅膜去除。

本发明的另一种具有交替排列的P型和N型半导体薄层结构的半导体器件结构是：P型半导体薄层是将P型多晶硅或无定型硅膜中的P型杂质通过热氧化膜扩散到N型外延中形成的，在沟槽内填充氧化膜。

在超级结器件耐压层交替排列的P型和N型半导体薄层形成过程中，利用炉管工艺淀积掺杂多晶来形成N型或P型半导体薄层具有成本低的特点；但是由于炉管的体积大，要得到超级结器件中需要的中等杂质浓度(E15-E17ATOMS/CM3)工艺上难以达到既能实现批量生产又不损失产能的要求，成熟工艺的掺杂浓度大约在E18-E20ATOMS/CM3的水平。

本发明的方法通过适当优化组合多晶硅中杂质的浓度，充分利用多晶硅或无定型硅中的杂质通过热氧化膜后扩散到P型外延中的杂质浓度可以比多晶硅或无定型硅中的杂质浓度小几个数量级的特点(参见图2)，采用高浓度掺杂的成熟工艺，将多晶硅或无定型硅中的杂质通过热氧化膜扩散到P型外延中形成N型薄层，得到高压器件中相对低的掺杂浓度的N型薄层(当然，也可以将P型杂质用相同的方法扩散到N型外延中形成P型薄层)，实现降低器件的开发和生产成本的目标。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是现有的PMOSFET(平面型)结构图；

图2是TCAD(技术计算机辅助设计)SIMULATION得到的沟槽中高浓度的杂质经过热扩散后在外延中的杂质分布示意图；

图3是沟槽光刻后示意图；

图4是沟槽刻蚀后示意图；

图5是热氧化，N型多晶硅或无定型硅淀积后示意图；

图6是N型多晶硅或无定型硅中杂质经热扩散后示意图；

图7是N型多晶硅被全部氧化后示意图；

图8是氧化膜经反刻后示意图；

图9是超级结PMOSFET管单元示意图；

具体实施方式

下面以600V超级结PMOSFET为例进行说明。其中P+极板的电阻率为0.001-0.003ohm.cm，P型外延片的厚度为45μm，电阻率为8ohm.cm，其制造工艺步骤如下：

步骤一，在P+硅基板1上成长P型外延硅片2，在P型外延硅片2上生长介质膜，该介质膜为一层氧化硅膜11，厚度为10000埃，参见图3；所述介质膜也可由氧化硅+氮化硅组成，即在氧化硅膜11上再生长一层氮化硅膜。

步骤二，涂光刻胶13，利用光刻形成沟槽的图形，沟槽宽度3μm，相邻的沟槽之间的间距14μm，参见图3。

步骤三，利用湿法刻蚀或干法刻蚀将开口内的介质膜刻蚀掉，去除光刻胶13，利用氧化硅膜11做掩膜完成沟槽14的刻蚀，参见图4。刻蚀完成后保持氧化硅膜11的厚度大于3000埃。

步骤四，在沟槽14和氧化硅膜11的表面生长热氧化膜15，热氧化膜15厚度为600-1000埃，参见图5。当介质膜由氧化硅+氮化硅组成时，可以先将所述氮化硅膜去除，也可以直接生长热氧化膜15。

步骤五，在所述热氧化膜15上淀积N型多晶硅膜或无定型硅膜16，掺杂浓度1E19ATOMS/CM³，厚度7000埃，参见图5。(该掺杂浓度需根据具体器件的要求，要考虑沟槽中热氧化膜厚度，及步骤六中的热扩散时间进行SIMULATION来设定；现有的成熟或无定型硅掺杂工艺中，该N型杂质的浓度一般为1E18-8E20atoms/cm³；当成膜温度为高于550℃时，所成膜为多晶硅，当成膜温度为500-550℃时，所成膜为无定型硅)。

步骤六，利用扩散工艺将沟槽14中N型多晶硅膜或无定型硅膜16的N型杂质扩散到P型外延片2，温度1150℃，时间120分钟(温度和时间选择应当在该步骤实施后满足P/N电荷平衡的要求)。经扩散后形成的N型半导体薄层17如图6所示；如果步骤五中所成膜为无定型硅，经过该高温过程后无定型硅也将变成多晶硅。

通过适当优化组合N型多晶硅膜16中杂质的浓度，热氧化膜15的厚度和之后的高温过程，可以得到需要的N型半导体薄层(半导体薄层或称为柱子)的杂质浓度。图2是通过TCAD(技术计算机辅助设计)模拟得到的经热氧化膜进行扩散形成的N型半导体薄层厚度的结果。其中：曲线1，表示热氧化膜15的厚度为150埃，N型多晶硅膜16掺杂浓度2E20/CM³，扩散的温度为1150℃，时间30分钟；曲线2，表示热氧化膜15的厚度为150埃，N型多晶硅膜16掺杂浓度2E20/CM³，扩散的温度为1150℃，时间120分钟；曲线3，表示热氧化膜15的厚度为150埃，N型多晶硅膜16掺杂浓度1E19/CM³，扩散的温度为1150℃，时间30分钟；曲线4，表示热氧化膜15的厚度为150埃，N型多晶硅膜16掺杂浓度1E19/CM³，扩散的温度为1150℃，时间120分钟；曲线5，表示热氧化膜15的厚度为600埃，N型多晶硅膜16掺杂浓度2E20/CM³，扩散的温度为1150℃，时间30分钟；曲线6，表示热氧化膜15的厚度为600埃，N型多晶硅膜16掺杂浓度2E20/CM³，扩散的温度为1150℃，时间120分钟；曲线7，表示热氧化膜15的厚度为600埃，N型多晶硅膜16掺杂浓度1E19/CM³，扩散的温度为1150℃，时间30分钟；曲线8，表示热氧化膜15的厚度为600埃，N型多晶硅膜16掺杂浓度1E19/CM³，扩散的温度为1150℃，时间120分钟。

对于已选定P型外延片的电阻率，如果器件单元的尺寸已确定，沟槽的宽度也已确定，那么最后器件的N型半导体薄层和P型半导体薄层的尺寸，以及P型半导体薄层的掺杂浓度要根据P型半导体薄层最小的期望值和电荷平衡的要求来设定。而之前的热氧化膜15厚度，N型多晶硅膜掺杂浓度，扩散时间等都要进行优化才能得到很好的器件特性。特别需要注意N型半导体薄层的尺寸和N型多晶硅膜16杂质浓度将受到步骤七之后的热过程影响，器件工艺设计要将之考虑进去。

步骤七，将沟槽14中的N型多晶硅膜全部氧化掉，形成氧化硅18填充满沟槽14并在氧化硅膜11上生长一定厚度的氧化硅18；参见图7。

步骤八，利用反刻或化学机械研磨将P型外延片2上表面的氧化硅全部去除。氧化硅在沟槽14上端口的凹陷量一般要控制在0-2000埃之间。这样就得到了交替的N型半导体薄层和P型半导体薄层结构，参见图8所示。

利用已经成熟的VDMOS加工工艺，继续实施如下工艺步骤：

步骤九，栅氧化膜8和多晶硅成长(用于形成多晶硅电极4)-栅光刻刻蚀(一般栅氧化膜在800～1000埃，多晶硅2000～4000埃)。

步骤十，P阱注入-推阱，P+光刻-注入，形成P+源6。

步骤十一，N+光刻-注入，形成N+注入层7。

步骤十二，层间介质膜9成长(8000-10000埃)；接触孔光刻-刻蚀。

步骤十三，表面金属成长-光刻-刻蚀(金属厚度20000-40000埃)，形成源金属电极10。

步骤十四，P+硅基板1背面减薄和背面金属化，形成背面金属电极(漏极)19。图中的标号5为N阱。最终得到的对应器件结构如图9所示。

如果器件设计中为了减少N型薄层的厚度，而尽可能减少步骤九后N型杂质的扩散，可以将步骤十中的P阱注入-推阱(-般温度在1000℃以上)放在外延生长后，沟槽刻蚀前完成，也可只将P阱注入放在外延生长后，沟槽刻蚀前完成。而步骤十，P阱注入杂质的推阱由步骤六和步骤七来实现。

步骤四中的热氧化膜原理上说可以利用CVD淀积甚至用其他别的介质膜代替，只要该膜可以让多晶硅膜或无定型硅膜中掺杂经过其扩散到外延中，达到需要的浓度，并不带来对器件特性的不良影响即可；但考虑到工艺的成熟性，推荐使用热氧化膜。

步骤七将沟槽14中的N型多晶硅膜全部氧化掉，形成氧化硅18填充满沟槽14中，如果多晶硅全部氧化完后沟槽没有被填充满，即可以通过淀积氧化膜来将沟槽填充满，目标是要保证在进入步骤八时沟槽被填充满。

将图9中的N和P对应替换，利用同样的工艺可以得到超级结NMOSFET。

以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。